[发明专利]安全的低引脚数扫描

权利要求书

1.一种无接触智能卡集成电路，包括：

数字模块；

用于输入时钟信号的第一引脚，该第一引脚电耦接至所述数字模块；

用于输入测试扫描序列和输出扫描数据的第二引脚，该第二引脚电耦接至所述数字模块；和

测试控制逻辑，用于控制至所述第二引脚的输入和来自所述第二引脚的输出。

2.根据权利要求1所述的集成电路，其中所述数字模块包括用于产生至少一个扫描链的扫描链解压器，该扫描链解压器电耦接至所述第二引脚。

3.根据权利要求1所述的集成电路，其中所述数字模块包括用于产生单个扫描链的扫描链压缩器。

4.根据权利要求3所述的集成电路，其中所述扫描链压缩器电耦接至比较逻辑的第一输入，并且该比较逻辑的输出电耦接至签名产生器。

5.根据权利要求4所述的集成电路，其中所述签名产生器电耦接至输出缓冲器，该输出缓冲器电耦接至所述第二引脚。

6.根据权利要求4所述的集成电路，其中所述比较逻辑的第二输入电耦接至输入缓冲器，该输入缓冲器电耦接至所述第二引脚，以便能够将屏蔽数据从所述第二引脚提供至所述比较逻辑的第二输入。

7.根据权利要求1所述的集成电路，其中时钟分频器电耦接至所述第一引脚和所述数字模块，使得由所述数字模块接收经分频的时钟信号。

8.根据权利要求3所述的集成电路，其中所述扫描链压缩器电耦接至签名产生器，该签名产生器被配置为输出扫描签名至所述第二引脚。

9.根据权利要求7所述的集成电路，其中所述经分频的时钟信号通过反相器并被提供至签名产生器。

10.根据权利要求1所述的集成电路，其中数字模块具有独有的嵌入加密密钥。

11.一种无接触智能卡集成电路，包括：

数字模块；

用于输入时钟信号的第一引脚，该第一引脚电耦接至所述数字模块；

用于输入多个测试扫描序列和输出扫描数据的第二引脚，该第二引脚电耦接至所述数字模块；和

测试控制逻辑，用于控制至所述第二引脚的输入和来自所述第二引脚的输出。

12.根据权利要求11所述的集成电路，其中所述数字模块包括用于产生多个扫描链的扫描链解压器，该扫描链解压器电耦接至第二引脚。

13.根据权利要求12所述的集成电路，其中所述数字模块包括扫描链压缩器，该扫描链压缩器被配置为根据所述多个扫描链产生单个扫描链。

14.根据权利要求13所述的集成电路，其中所述扫描链压缩器电耦接至比较逻辑的第一输入，并且该比较逻辑的输出电耦接至签名产生器。

15.根据权利要求3所述的集成电路，其中所述扫描链压缩器电耦接至签名产生器，该签名产生器被配置为响应于所述多个测试扫描序列的输入，输出单个扫描签名至所述第二引脚。