[发明专利]低频芯片自动布局布线方法

说明书

技术领域

本发明涉及半导体集成电路版图设计领域，特别是指一种工作频率低于20MHz的低频芯片自动布局布线方法。

背景技术

集成电路(IC)数字版图设计时，布通率是检验版图设计成功与否的关键因素。布通率是指标准单元库（由标准单元库供应商提供）中标准单元的物理面积与芯片中的数字逻辑所占面积的比值；更高的布通率可减少一些制造成本。

在版图设计时，需要对所设计的电路各逻辑模块进行布局，即各逻辑模块或器件在将要在硅片上相应的摆放位置，然后用导线将各逻辑单元进行电性连接，即布线过程，完成集成电路的版图设计。常见的布局布线方法一般分为3种：1.自动布局布线（APR:Auto-Place-Route），即在设计软件如Cadence中设置好相关规则要求之后，由设计软件自动进行布局及布线；2.手动布局布线，即所有的布局布线全部由设计者手动完成，这对设计者要求较高且极费时间；3.交互式布局布线，介于前两种方法之间，是在自动布局布线的基础上进行设计者手动干预，或者自动布局布线一部分，剩余部分由设计者人工完成。

版图设计完成后需要进行相应的电气规则检查，即DRV（Design Rule Verify:设计规则验证），以验证电路时序是否正确，对于验证有错误（设计规则违反）的地方需要返回去进行修改，以达到完整正确的的时序、DRV检查通过才能芯片下线，以确保芯片逻辑设计上的正确。

以上所述为传统的集成电路设计流程，其过程可由图1所示的流程图表示，在版图设计时，就需考虑DRV问题，反复进行验证修改，在低工作频率的自动布局布线设计时，通常电路设计中数据建立时间和保持时间均基本符合设计要求，但DRV会大量存在。在修复DRV时，设计线路中会大量改变标准单元的转换时间、增加缓冲器，从而降低芯片的绕线布通率，增加芯片的面积。所以，现有的设计方法无法避免修复DRV而带来的面积成本的增加。

发明内容

本发明所要解决的技术问题在于提供一种低频芯片自动布局布线方法，提高设计布通率，缩减设计成本。

为解决上述问题，本发明所述的低频芯片自动布局布线方法，包含如下几个步骤：

第1步，制定低频芯片的自动布局布线设计流程，不考虑最大转换时间及最大负载的设计规则违反，进行版图设计；

第2步，进行第一次时序验证，整理出有最大转换时间或最大负载违反的标准单元类型；

第3步，重新生成第2步中整理的标准单元类型的时序模型；

第4步，采用新产生标准单元相应替换原来的时序模型作第二次时序验证；

第5步，修复第4步验证中有违反的路径时序；

第6步，进行第三次时序验证，确保路径时序及设计规则检查均符合设计要求。

进一步地，所述第3步中，时序模型包含有转换时间和负载电容二维函数表，此二维函数表会设定转换时间和负载电容的最大及最小值；转换时间和负载电容的最小值通常设置为0，对于转换时间的最大值是设定一个最大值，该最大值是大于标准单元库中转换时间设定值的最大值；对于负载电容的最大值是设定一个最大值，该最大值是大于标准单元库中负载电容设定值的最大值。

进一步地，所述第3步中，时序模型转换时间和负载电容的二维函数表包含标准同类型单元的函数表的内容，所有同类型单元的标准单元库中的时序模型将被替换。

进一步地，所述第6步中，第三次时序验证是确保修改后的路径及其相关联路径的时序满足设计要求。

进一步地，所述的低频芯片是指工作频率低于20MHz的芯片。

本发明所述的低频芯片自动布局布线方法，在自动布局布线设计流程时，可忽视最大转换时间及最大负载的DRV违反，增加单元库时序模型仅增加有最大转换时间和最大负载违反的逻辑单元，具有可操作性强的特点，可带来芯片逻辑部分面积10%的缩小，提高布通率，节省芯片设计成本。

附图说明

图1是传统芯片设计流程图；

图2是转换时间及电容负载违反说明；

图3～4是标准库单元与非门延时图表；

图5是本发明设计流程图。

具体实施方式

本发明所述的低频芯片是指芯片的工作频率为20MHz以下的芯片，所述低频芯片的自动布局布线方法，是为提高芯片自动布局布线的布通率，包含如下几个步骤：