[发明专利]一种InP/高κ栅介质堆栈结构及其制备方法

说明书

技术领域

本发明涉及一种InP/高κ栅介质堆栈结构及其制备方法，属于微电子技术领域。

背景技术

随着微电子工业的迅猛发展，基于Si的金属氧化物半导体场效应晶体管(MOSFET)已经接近了其物理极限。若进一步缩小器件尺寸，则会产生较大的隧穿电流导致器件无法正常工作。为了进一步提升器件性能，采用新的具有高迁移率的半导体材料来取代传统的Si沟道层。III-V族半导体材料如GaAs、InP、InGaAs等因其高的载流子迁移率等优异性能引起了广泛关注。

在众多的III-V族半导体材料中，InP是一种广泛应用于电子、光电子和光学器件的化合物半导体材料。它的禁带宽度为1.34eV，且表面的费米能级钉扎效应比GaAs小，电子迁移率高达5000cm²·V^-1·s^-1。

在以前的对InP基MOS结构的报道中，栅介质多以Al₂O₃及SiO₂为主，这二者介电常数均较低(小于10)，限制了MOSFET结构的进一步缩小。如果能在InP上沉积一种高介电常数(high-κ)的栅介质材料，得到具有优异电学特性的InP基MOS结构，那么在未来的IC电路中，InP将成为一种非常重要的沟道材料。

发明内容

本发明的目的在于提供一种漏电流密度小、介电常数高的InP/高κ栅介质堆栈结构。

本发明的另一目的在于提供一种所述InP/高κ栅介质堆栈结构的制备方法。

为实现上述目的，本发明采取以下技术方案：

一种InP/高κ栅介质堆栈结构，该栅介质堆栈结构包括InP基片、在该InP基片上沉积的非晶HfO₂-Gd₂O₃薄膜、以及采用物理气相沉积法沉积的金属栅电极。所述的金属栅电极可以为铂(Pt)、氮化钛(TiN)、钨(W)或氮化钽(TaN)。

在上述InP/高κ栅介质堆栈结构中，所述的非晶HfO₂-Gd₂O₃薄膜的沉积方法可以为物理气相沉积或化学气相沉积法。

在上述InP/高κ栅介质堆栈结构中，所述非晶HfO₂-Gd₂O₃薄膜的厚度为5～50nm。

在上述InP/高κ栅介质堆栈结构中，所述非晶HfO₂-Gd₂O₃薄膜作为栅介质层的介电常数为14～30。

在上述InP/高κ栅介质堆栈结构中，所述非晶HfO₂-Gd₂O₃薄膜物理厚度为10nm时，在栅压为-1伏下，所述InP/高κ栅介质堆栈结构的漏电流密度小于等于10^-4A/cm²。

一种上述InP/高κ栅介质堆栈结构的制备方法，该方法包括如下步骤：

(1)清洗InP基片，去除其表面的有机污染物、微尘、金属离子及氧化层；

(2)采用氧化铪陶瓷靶材和氧化钆陶瓷靶材向InP基片上沉积HfO₂-Gd₂O₃薄膜；

(3)采用物理气相沉积法向HfO₂-Gd₂O₃薄膜上沉积金属栅电极，得到InP/高κ栅介质堆栈结构。

在上述方法中，所述氧化铪、氧化钆陶瓷靶材的纯度均大于99.9％。

在上述方法中，所述步骤(2)中InP基片与氧化铪、氧化钆陶瓷靶材之间的距离分别为20～50mm。

在上述方法中，所述步骤(2)中使用的氧化铪或氧化钆陶瓷靶材可以采用固相烧结法制得。

本发明具有以下优点：

(1)本发明中的InP/高κ栅介质堆栈结构中栅介质HfO₂-Gd₂O₃薄膜为非晶态，结构稳定。

(2)本发明中的InP/高κ栅介质堆栈结构具有较小的漏电流密度和较高的介电常数，HfO₂-Gd₂O₃薄膜材料的介电常数约为14～30，10nm厚的该薄膜材料在栅压为-1伏下，其漏电流密度小于等于10^-4A/cm²。