[发明专利]集成电路SPICE模型中的应力影响模型的优化

说明书

技术领域

本公开一般地涉及集成电路（IC）的设计和制造，特别涉及集成电路SPICE模型中的应力影响模型的优化。

背景技术

随着集成电路技术的发展，应力作为一种影响晶体管器件性能的因素得到了广泛的研究和应用。对晶体管施加的应力具有许多来源，包括浅沟槽隔离（STI）、源/漏嵌入式SiGe（eSiGe）、硅化物、替代栅极等等。这些应力对载流子迁移率、阈值电压以及其它参数（诸如漏致势垒降低（DIBL）、载流子饱和速度等）有显著影响。因此，在设计集成电路时，需要考虑到应力的影响。

另一方面，集成电路的建模和仿真已经成为设计制造集成电路过程中不可或缺的手段。其中，SPICE（Simulation Program withIntegrated Circuit Emphasis）是最为普遍的仿真程序，其衍生出了各种版本的SPICE工具，它们都采用了由美国加州大学伯克利分校开发的SPICE仿真算法。随着半导体技术的发展，越来越多的模型和参数被包括到SPICE中以仿真新出现的效应。

SPICE最新的BSIM4模型包括了应力影响模型（Stress EffectModel），其中考虑到了应力对晶体管性能的影响。更具体地，在BSIM4模型中认为，由工艺所引起的应力影响使得晶体管性能成为有源区尺寸和器件位置等版图参数的函数。因此，在BSIM4的应力影响模型中，计算了在一定工艺条件下，版图参数对载流子迁移率和阈值电压等晶体管参数的影响，以此来表征应力对晶体管性能的影响。图1示出了现有技术中引入了应力影响模型的SPICE模型100的示意图，其中，在核心SPICE模型110的基础上，加入了依赖版图参数的应力影响模型120作为补充，以考虑应力对器件性能的影响。作为例子，应力影响模型120中可以包含关于载流子迁移率的模型130和关于阈值电压的模型140。

然而，现有的应力影响模型并不能准确描述应力对晶体管性能的影响，因此，存在对改进的SPICE模型中的应力影响模型的需要。

发明内容

在BSIM4的应力影响模型中，工艺条件由与工艺相关的工艺模型参数，诸如针对应力影响的基础载流子迁移率增强因子KU0，来表征。对于给定的工艺条件，该模型中的工艺模型参数为常数。然而在实际中，随着节点尺寸的不断减小，即使在工艺条件已经设定的情况下，诸如Ge含量、SiGe生长速率、SiGe膜厚度等工艺参数也可能会出现明显的波动（variation）。从而，应力影响模型中在给定工艺条件下为常数的工艺模型参数无法反映出实际的工艺参数波动及其对应力的影响。

发明人发现，工艺参数的波动可能与版图参数有关。为此，提出了一种优化的应力影响模型，其能够更准确地模拟诸如晶体管等器件的特性，从而有助于集成电路的设计和制造。

根据本公开的一个方面，提供一种优化集成电路SPICE模型中的应力影响模型的方法，该应力影响模型利用版图参数和与工艺相关的工艺模型参数来计算应力对晶体管参数的影响，所述方法包括：获取版图中多个版图区域的至少一个版图参数的值以及晶圆上相对应的多个晶圆区域的至少一个工艺参数的值；基于所获取的版图参数的值和工艺参数的值，建立表示所述工艺参数对版图参数的依赖性的函数；以及将所述函数作为工艺模型参数应用到所述应力影响模型中。

根据一个实施例，所述函数是半对数函数或线性函数，并且所述函数是通过对所获取的多个版图区域的版图参数的值和多个晶圆区域的工艺参数的值进行拟合来建立的。

根据一个实施例，所述工艺参数是对晶体管施加应力的工艺中所涉及的工艺参数。

根据一个实施例，所述工艺参数是与嵌入式SiGe（eSiGe）工艺相关的工艺参数。

根据一个实施例，所述工艺参数包括以下至少一个：嵌入的SiGe中的Ge含量，源/漏凹陷区的深度，嵌入的SiGe的体积，SiGe的生长速率，外延生长的SiGe膜的厚度。

根据一个实施例，所述版图参数包括硅覆盖率，其中，硅覆盖率被定义为：在给定的版图区域中，露出硅的部分的面积与该版图区域的面积之比。

根据一个实施例，所述版图参数的值是从物理版图设计图形中提取的，并且，所述工艺参数的值是利用工艺监测工具从与该物理版图设计图形相对应的晶圆上测得的。

根据一个实施例，所述至少一个工艺参数包括多个工艺参数，并且，建立所述函数包括：针对每一个工艺参数，建立表示该工艺参数对版图参数的依赖性的子函数，并且将各个子函数进行组合以得到所述函数。