[发明专利]一种基于CPLD编程的AD转换器的测试系统

说明书

  

技术领域

本发明涉及一种A/D转换器的测试，特别是要求转换后数据传输速率高和参数精度要求高的A/D转换电路的测试。

  

背景技术

目前，A/D转换器的测试点多、测得的转换精度误差大，A/D转换后数据传输速率高，测试数据后处理复杂。针对此状况提出一种基于CPLD编程的高精度A/D转换器的测试方法。

  

发明内容

本发明的目的是针对目前A/D转换器测试点多，测得数据后参数计算复杂、特别是A/D转换器输出的串行数据速率较高时，测试A/D转换精度误差大的难题，设计一种基于CPLD编程的AD转换器的测试系统。

为达到上述目的，本发明采用的技术方案是：一种基于CPLD编程的AD转换器的测试系统，它包括CPLD可编程控制电路U2、单片机电路U3、串口电平转换电路U5以及16位串行A/D转换器电路U1；所述的CPLD可编程控制电路U2中写入有控制16位串行A/D转换器电路U1启动及采集转换数据的程序以及通过SPI协议与单片机电路U3通信的程序，其控制信号输出端ADRC与所述的16位串行A/D转换器电路U1的控制信号输入端ADRC相连接；所述的16位串行A/D转换器电路U1的转换数据的数据信号输出端ADDATA与CPLD可编程控制电路U2的转换数据的数据信号输入端ADDATA相连接；所述的单片机电路U3中写入有接收CPLD可编程逻辑控制电路U2通过SPI协议传输的数据及处理此数据的程序和通过UART协议与上位机通信的程序，其数据信号输入端MOSI与所述的CPLD可编程控制电路U2的数据信号输出端MOSI相连接，其数据信号输出端TX与所述的串口电平转换电路U5的数据信号输入端TX相连接；所述的串口电平转换电路U5的反馈信号输出端RX与所述的单片机电路U3的反馈信号输入端RX相连接且其与上位机相连接。

它还包括时钟电路U4，所述的时钟电路U4的时钟信号输出端CLK与CPLD可编程逻辑控制电路U2的时钟信号输入端CLK相连接。

所述的CPLD可编程逻辑控制电路U2的转换数据的时钟信号输入端ADCLK与所述的16位串行A/D转换器电路U1的转换数据的时钟信号输出端ADCLK相连接。

所述的CPLD可编程逻辑控制电路U2的转换数据的忙闲状态信号输入端ADBUSY与所述的16位串行A/D转换器电路U1的转换数据的忙闲状态信号输出端ADBUSY相连接。

所述的CPLD可编程逻辑控制电路U2的时钟信号输出端SCK与所述的单片机电路U3的时钟信号输入端SCK相连接。

所述的单片机电路U3外接复位电路和电源端的滤波电容，所述的单片机电路使用内部晶振，单片机电路U3的复位端RST/C2CK串联电阻R2，R2的另一端接R1和C15，R1的另一端接电源，C15的另一端接地。

所述的串口电平转换电路U5外接多个电容，其15脚和16脚间串入电容C1，其16脚和2脚间串入电容C2，其1脚和3脚间串入电容C3，其4脚和5脚间串入电容C4，其6脚和地线间串入电容C13。

由于上述技术方案运用，本发明与现有技术相比具有下列优点：采用单片机与CPLD结合的方式处理16位串行A/D转换器电路的转换数据，硬件电路结构简单、成本低；采用CPLD作为主控制芯片实现16位串行A/D转换器电路和单片机及上位机间的通信；实现A/D数据输出速率为9MHz时可以与单片机通信；能够测得16位精度A/D转换器的转换误差为4LSB。

  

附图说明

附图1为本发明的16位串行A/D转换电路的电路图；

附图2为本发明的可编程逻辑控制电路的电路图；

附图3为本发明的单片机电路的电路图；

附图4为本发明的时钟电路的电路图；

附图5为本发明的串口电平转换电路的电路图；

附图6为本发明利用基于CPLD编程的高精度A/D转换器的测试系统测试A/D转换器的方法的程序流程图。

  

具体实施方式

下面结合附图本发明作进一步描述。