[发明专利]制造半导体器件的方法

说明书

相关申请的交叉引用

本申请要求于2011年12月22日提交的申请号为10-2011-0140200的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的实施例总体而言涉及制造半导体器件的各种方法，更具体而言涉及制造包括栅极线的半导体器件的各种方法。

背景技术

半导体器件包括众多晶体管，这些晶体管可以紧密并规则地布置。例如，快闪存储器包括规则布置的多个存储串（string），每个存储串包括串联耦接在选择晶体管之间的多个单元晶体管。可以将与单元的栅极相耦接的栅极线和与选择晶体管的栅极相耦接的栅极线分别定义为字线和选择线。通常，相邻的选择线之间的距离大于相邻的字线之间的距离。

随着集成复杂性的提高，因为字线之间的距离缩短，故单元晶体管之间的干扰现象增多。为了减少单元晶体管之间的干扰现象，已经提出了一种在单元晶体管之间形成气隙的方法。然而，此工艺因为会导致多种问题，因此需要工艺改进。

发明内容

本发明的实施例涉及一种制造半导体器件的方法，所述半导体器件在栅极线之间具有气隙。

所述制造半导体器件的方法包括以下步骤：在半导体衬底之上形成第一栅极线和第二栅极线，其中，每个第二栅极线具有比每个第一栅极线大的宽度；形成包围第一栅极线和第二栅极线的顶部和侧壁的第一绝缘层，使得在彼此相邻的第一栅极线与第二栅极线之间、以及在第一栅极线之间形成第一气隙；通过从所述第一绝缘层的表面将刻蚀剂扩散到比目标深度小的深度而在所述第一绝缘层中形成第一反应区域；去除第一反应区域；通过从第一绝缘层的表面将刻蚀剂扩散到目标深度而在第一绝缘层中形成第二反应区域；以及去除第二反应区域使得暴露出第一栅极线和第二栅极线中的每个的一部分。

附图说明

图1A至图1D是说明根据本发明一个实施例的制造半导体器件的方法的截面图；

图2A至图2F是说明根据本发明另一个实施例的制造半导体器件的方法的截面图；

图3A至图3H是说明根据本发明的另一个实施例的制造半导体器件的方法的截面图；以及

图4是根据本发明一个实施例的存储系统的示意框图。

具体实施方式

在下文中，将结合附图来描述本发明的不同实施例。提供附图是为了使本领域技术人员理解本发明实施例的范围。

图1A至图1D是说明根据本发明一个实施例的制造半导体器件的方法的截面图。

参见图1A，在半导体衬底101之上形成以第二硅层109作为最高层的栅极线SSL、WL0至WLn以及DSL。

例如，在NAND快闪存储器中，形成包括字线WL0至WLn的第一栅极线以及包括漏极选择线DSL和源极选择线SSL的第二栅极线。第一栅极线和第二栅极线可以形成在单元区中，并且虽然未示出，但是高电压晶体管的栅极线和低电压晶体管的栅极线可以形成在外围区中，漏极选择线DSL和源极选择线SSL可以相邻地设置。

可以执行以下的工艺以形成第一栅极线和第二栅极线。

在半导体衬底101中形成阱（未示出）。在半导体衬底101之上层叠如下的结构以形成栅极：所述结构包括顺序层叠的隧道绝缘层103、第一硅层105、电介质层107和第二硅层109。为了形成上述层叠结构，在半导体衬底101的整个表面上形成隧道绝缘层103，所述隧道绝缘层103作为形成在外围电路区中的高电压晶体管或低电压晶体管的栅绝缘层。在隧道绝缘层103上形成第一硅层105，且第一硅层105可以具有未掺杂的多晶硅层或掺杂的多晶硅层的单层，或可以具有未掺杂的多晶硅层和掺杂的多晶硅层的层叠结构。可以向掺杂的多晶硅层加入3价杂质或5价杂质。

通过利用隔离掩模作为刻蚀阻挡层的刻蚀工艺来刻蚀第一硅层105以限定隔离区。因此，第一硅层105被图案化为多个平行硅线。通过刻蚀隧道绝缘层103和硅衬底101而横跨衬底平行地在相应的隔离区内形成沟槽（未示出）。形成绝缘层使得可以填充沟槽。去除在隔离掩模的顶表面上的绝缘层，使得绝缘层保留在沟槽内以及沟槽之上。结果，形成隔离层（未示出）。

在去除隔离掩模之后，在整个结构之上形成电介质层107。电介质层107具有包括氧化物层/氮化物层/氧化物层的层叠结构。可以介电常数比氧化物层或氮化物层高的绝缘层来替代氧化物层或氮化物层。在将要形成选择线DSL和SSL的区域中刻蚀电介质层107的一部分。因此，在将要形成漏极选择线DSL和源极选择线SSL的区域中暴露出第一硅层105的一部分。