[发明专利]用于短数据突发长度存储器设备的有效命令映射方案

说明书

技术领域

本公开总地涉及存储器设备领域，并且，更具体地，涉及用于短数据突发长度存储器设备的存储器控制器领域。

背景技术

存储器控制器使用命令总线和数据总线二者来与存储器设备通信。命令总线用于发送地址信息以及用于操作的命令指令，所述操作诸如读、写、激活和预充（precharge）（激活和预充也可更普遍地分别称为行/页面打开或关闭）。同时，数据总线用于将读和写数据传送到和传送出存储器设备。图1的计算机系统100中示出了这样的存储器设备和存储器控制器组合。如图1中所示出的，示例性的计算机系统100可以包括北桥102，其传统上是主板上的逻辑芯片组的一部分。北桥102可以是单独的芯片或是诸如CPU的另一芯片的一部分。北桥102可以与示例性的图形接口104、CPU106和非易失性存储器（RAM）108互连。在一个示例性实施例中，存储器设备108可以是通过存储器控制器110互连到北桥102的动态随机存取存储器（DRAM）。如图1中所进一步示出的，存储器控制器110可以通过命令总线112和数据总线114互连到存储器设备108。如图1中所进一步示出的，北桥102还可以与南桥116互连，该南桥116用于与诸如PCI本地总线、USB、ISA总线、IDE接口等等的其他公知的计算机接口互连。

如图2A、2B和2C中所示出的，由存储器控制器110经由命令总线112所发出的每个命令操作，诸如读命令，导致固定数目的数据经由数据总线114从存储器设备108传送到存储器控制器110。该固定数目称为最小突发长度。例如，sDDR2存储器使用4的突发长度，sDDR3使用8的突发长度以及移动Wide-IO使用2或4的突发长度。

图2A示出了1：1的突发长度，图2B示出了2：1的突发长度，以及图2C示出了4：1的突发长度。如图2A-2C中所示出的，突发长度定义命令与数据的带宽比，其中1的突发长度意味着对于使用示例性的1ns的时钟周期的每个命令，所返回的数据也将使用示例性的1ns的时间。因此，如图2B中所示出的，2的突发长度意味着使用1ns的时钟周期的所传输的命令将看到所返回的数据使用示例性的2ns的时间。最后，如图2C中所示出的，4的突发长度意味着对于使用1ns的时钟周期的每个命令，所返回的数据将使用示例性的4ns的时间。或者换种方式说，对于2：1比率，对给出命令的每个时钟周期，返回两个时钟周期的数据，而对于4：1比率，对给出命令的每个时钟周期，返回四个时钟周期的数据。

典型的存储器控制器110对于总线上的每个数据传送发送通常大于1的多个命令。该数目对于存储器控制器110的某多等级、关闭页面实现可以高于2。如果与存储器设备108通信所需要的命令的数目变得大于最小突发长度，则存储器接口的有效利用率按比例减小。例如，如果命令与最小突发长度比是2：1，如图2B中所示出的，那么在数据总线上每个其他时隙将未利用，有效数据带宽减小了50%。如图2B和2C中所示出的，当发出读命令时，发送回存储器控制器110的数据取决于最小突发长度。在图2B中，当接收到读命令RD0时，存储器设备108不仅在RD0地址处返回所请求的数据，而且在等于RD0地址加上某固定的预定义的地址偏移x（RD0+x）的地址处返回附加的数据。在图2C中，当接收到读命令RD0时，存储器设备108不仅在RD0地址处返回所请求的数据，而且在等于RD0地址加上某固定的预定义的地址偏移x（RD0+x、RD0+2x和RD0+3x）的地址处返回3个附加的数据。

换言之，虽然2和4或更高的突发长度提供附加命令带宽以致当先前的读/写命令正在执行时可以发送维持命令（例如，预充命令、激活命令以及类似刷新和校准的其他命令）而不打断数据流，但是因为所返回的额外数据（RD0+x）可能不被需要并且将在存储器控制器110中被丢弃，所以宽突发长度要求不幸地导致了数据低效。

随着具有宽128/256位数据接口的Wide-IO存储器的出现，该问题变得更加严重。为了在检查中保持最小预取，这些设备使用仅仅1或2的小突发长度。然而，用当前的命令映射和1的突发长度，不可能得到与具有更大突发长度的当前设备相当的数据总线带宽利用率。当维持命令发送时，读或写数据命令不能发送并且在数据流中将有中断。如本文所将要论述的，归因于实行维持操作的必要性的数据流中的这样的中断可以在用于小突发长度设备的数据总线带宽效率中导致多达25%的损失。虽然通过增加命令接口的宽度来允许发出更多命令可以达到更高的数据总线带宽利用率，但是这样的增加以显著增加的引脚数为代价。

发明内容