[发明专利]用于验证数模转换器设计的方法

说明书

技术领域

本发明涉及电子电路的设计和验证，并且更特别地，涉及用于验证数模转换器的设计的方法。

背景技术

电子设计自动化（EDA）工具通常被用来设计和验证可以包括许多不同类型的模块的集成电路（IC）。硬件描述语言（HDL）是用来描述IC设计、它们的操作和它们在IC内的关系的语言。用于数字电路的常见的HDL是被标准化为IEEE 1364的Verilog，而用于模拟和混合信号（AMS）电路的常见的HDL是Verilog-AMS，其具有选项数字中心混合信号验证，被称为DMS选项，以及被标准化为IEEE标准1076.1-1999的VHDL。验证包括验证将由IC结构及其模块和元件产生的性能以及为模块和元件及它们的相互关系所选的电特性。

数模转换器（DAC）接收数字输入信号并且产生等效值的模拟输出信号。在设计阶段对DAC性能的验证避免了合成真实的硬件模块和元件，以及避免制造和测试物理原型，所述合成及制造和测试是费力的、昂贵的及耗时的任务，并且另外还在设计缺陷和制造缺陷之间留下了不确定性。使用DAC的HDL表示，期望从其设计中获得的性能能够使用模拟器或检验器来验证，该模拟器或检验器会在数学上计算出期望从详细的设计中获得的性能特性。然后，针对设计的变化能够重做模拟和验证。但是，如果模拟必须被配置用于运行不同输入信号范围的情形，并且根据规格相应的所期望的输出信号必须在模拟之前计算，验证过程是不便且缓慢的。

附图说明

本发明通过举例的方式来说明，并且不由其在附图中示出的实施例所限制，在附图中，相同的标记指示相似的元件。附图中的元件出于简单和清晰起见而示出，而不一定按比例绘制。

图1是以举例方式给出的根据本发明的一种实施例的用于模拟和验证DAC的设计的操作的计算机系统的示意性框图；

图2是示出以举例方式给出的根据本发明的一种实施例的在模拟和验证DAC的设计的操作的方法中由图1的计算机系统执行的操作的示意性框图；

图3是用于将DAC输出信号的模拟数值转换成与DAC的输入信号相同数字格式的等效模型信号的数值的程序模型的指令列表的一个实例；以及

图4是在用于将输入信号的数值与图3的模型所产生的模型信号进行比较的程序中的指令列表的一个实例；以及

图5是示出与DAC的输入和输出信号对应的波形以及根据本发明的一种实施例的模型的图表。

具体实施方式

图1和2示出了用于执行程序100的计算机系统以及用于产生将数字输入信号DAC_IN转换成模拟输出信号DAC_OUT的数模转换器（DAC）的验证设计的方法200。程序100包括包含于非临时性的机器可读的存储器内的并且可由计算机系统102执行的指令。程序100和方法200包括提供DAC的硬件描述语言（HDL）表示104。对于输入信号DAC_IN的一定范围的数值，模拟器106根据DAC的HDL表示104来模拟输出信号DAC_OUT的数值。模型108被用来将输出信号DAC_OUT的模拟数值转换成数字格式与输入信号DAC_IN相同的等效模型信号ADC_OUT的数值。比较器110将输入信号DAC_IN的数值与模型信号ADC_OUT进行比较并生成大于规定容差的差。注意，在本说明书和附图中，也可以输入信号用I/P来表示，而输出信号用O/P来表示。

在本例中，HDL表示104是用Verilog AMS语言表示的，该Verilog AMS语言可以使用DMS选项。模拟器106、模型108和比较器110是系统Verilog检验器的非合成部分。与DAC的数字信号宽度、参考电压和精度相关的模拟器106的参数由用户来配置。在本例中，模型108是ADC，并且比较器110将在规定时间处于数字格式的模型信号的数值和输入信号的数值之间的差与规定的容差进行比较。规定时间是相对于输入信号的数值的变化的时间。

更详细地，如图1所示，程序100包括可由计算机系统102执行的且包含于计算机系统102中的非临时性的机器可读的介质内的指令。被设计并被验证的DAC的HDL表示104与诸如DAC和ADC的预定电源电压V_SUPPLY和最高有效位（‘MSB’）、用于ADC模型108的操作的数据宽度和延迟以及在模型信号ADC_OUT和输入信号DAC_IN之间所容许的最大偏移之类的设计参数一起被输入系统102（例如，由用户手动输入）。验证被嵌Verilog检验器内，并且在由用户选择时自动执行。然后，用户能够进行设计改变并验证该改变的性能。