[发明专利]用于时钟延迟调整的锁相环路以及方法

说明书

技术领域

本发明涉及锁相环路(phase-locked loop；简称PLL)，且更明确地说，涉及用于时钟延迟调整的锁相环路以及方法。

背景技术

随着技术的发展，具有输入/输出(input-output；简称I/O)电路的高速数字I/O系统成为诸如电信以及信息处理的应用中所使用的许多电子装置中的关键组件。一般来说，当需要测试诸如图形双倍数据速率版本5(Graphics Double Data Rate，version 5；简称GDDR5)同步动态随机存取存储器(Synchronous Dynamic Random Access Memory；简称SDRAM)的电子装置的高速I/O电路时，需要能够产生具有大于6Gbps数据速率的数据形式的测试设备。

然而，这些测试设备倾向于昂贵，且通常与被测装置分离。此外，测试电路的单位延迟单元通常与制程、电压和/或温度(process，voltage，and/or temperature；简称PVT)相关。因此，可通过提供用于测试与PVT无关的高速I/O电路的改进的系统以及方法来实现多个益处。

发明内容

本发明提供一种用于时钟延迟调整的锁相环路，包含N分频器、相位频率检测器、电荷泵、环路滤波器、压控振荡器，以及可调整延迟元件。N分频器接收参考时钟信号并产生频率为参考时钟信号的1/N的输出时钟信号。相位频率检测器根据输出时钟信号与反馈信号之间的相位差以及频率差而产生控制信号。电荷泵接收相位频率检测器的控制信号，且环路滤波器耦接到电荷泵，以用于根据相位频率检测器的控制信号而产生电压控制信号。压控振荡器耦接到相位频率检测器，以用于将反馈信号传输到相位频率检测器。此外，可调整延迟元件根据时钟信号以及电压控制信号而产生混合延迟信号。

另一方面，本发明提供一种用于时钟延迟调整的方法，包含以下步骤。产生参考时钟信号以及时钟信号。通过N分频器馈送参考时钟信号，以产生频率为参考时钟信号的1/N的输出时钟信号。在相位频率检测器中，根据输出时钟信号与耦接到相位频率检测器的压控振荡器所产生的反馈信号之间的相位差以及频率差而产生控制信号。接着，通过电荷泵以及环路滤波器馈送控制信号，以根据控制信号而产生电压控制信号。此外，在可调整延迟元件中，根据时钟信号以及电压控制信号而产生混合延迟信号。

总体来说，本发明的一些实施例提供用于时钟延迟调整的锁相环路以及其方法，使得除了锁相环路中所观察到的可忽略抖动(jitter)以外，实施例中所描述的锁相环路以及方法的可调整延迟仅与参考时钟信号相关。换句话说，本发明中的锁相环路与制程、电压和/或温度(即，PVT)无关。因此，因为可调整延迟与PVT无关，所以可通过本文所述的锁相环路以及方法来实现多种应用，诸如测试高速I/O电路。

下文详细描述附有图的若干示范性实施例，以进一步详细描述本发明。

附图说明

图1是本发明的实施例提供的用于时钟延迟调整的锁相环路的示意性框图；

图2是本发明的实施例提供的可调整延迟元件的示意图；

图3A是本发明的实施例提供的可调整延迟元件中的延迟混合器(delay blender)的示意图；

图3B是本发明的实施例提供的图3A所描绘的延迟混合器的时序图；

图4是本发明的实施例提供的用于时钟延迟调整的方法的流程图。

附图标记说明：

10：N分频器；

11：相位频率检测器；

12：电荷泵；

13：环路滤波器；

14：压控振荡器；

15：可调整延迟元件；

16：M分频器；

20：延迟阵列；

21：延迟混合器；

100：锁相环路；

REF_CLK：参考时钟信号；

fref/N：输出时钟信号；

Ctrl：控制信号；

fvco：反馈信号；

Vctrl：电压控制信号；

PLL_out：输出信号；

CLK1：时钟信号；

DB：混合延迟信号；

D1：延迟信号；

Cp：电容器；

UD：单位延迟单元；

MUX：复用器；

Select<0：n+1>：选择信号；

b1、bn：输入信号；