[发明专利]一种并行解速率匹配的方法及装置

权利要求书

1.一种并行解速率匹配的方法，其特征在于，包括以下步骤：

a）根据传输块大小TBS、最大码块大小Z和校验比特数目L计算码块分段后的码块个数C，其中，表示向上取整；

根据计算所得的码块个数C确定码块分段的具体方式和每段长度K_r，其中r为码块序号：

第一个分段的长度K₊等于满足CK≥B′的最小K值，其中B′＝TBS+L+C×L，并且K=32+8×i,1≤i≤60-448+16×i,61≤i≤92-1920+32×i,93≤i≤124-5888+64×i,125≤i≤188;]]>

第二个分段的长度K_-等于满足K＜K₊的最大K值，并且K=32+8×i,1≤i≤60-448+16×i,61≤i≤92-1920+32×i,93≤i≤124-5888+64×i,125≤i≤188;]]>

长度为K_-的码块个数其中Δ_K＝K₊-K_-，表示向下取整；

长度为K₊的码块个数C₊＝C-C_-；

对于r＝0～C-1，如果r＜C_-，K_r＝K_-；否则，K_r＝K₊；

b）、根据一个传输块可用的比特总数目G确定第r个编码块的速率匹配输出序列长度E_r；

令G′＝G/(N_L×Q_m)；其中，对于QPSK(Quaternary Phase Shift Keying)，Q_m＝2，对于16QAM(Quadrature Amplitude Modulation)，Q_m＝4，对于64QAM(Quadrature Amplitude Modulation)，Q_m＝6；当传输块映射到一个传输层时，N_L＝1，当传输块映射到两个或者四个传输层时，N_L＝2；

令γ＝G′modC，其中C为码块个数,mod表示求余；

若r≤C-γ-1，则否则，

c）、将具有相同K_r和E_r的若干个编码块数据进行合路处理，整合成一个数据进行解速率匹配操作：

若码块分段中添加的虚假比特个数F不等于0，其中F＝C₊×K₊+C_-×K_--B′，则将第0个编码块单独成一路数据，将其余的具有相同K_r和E_r的编码块的输入数据合成一路数据，使多路数据并行解速率匹配；

d）、根据K_r和E_r判断进行解重复操作或者解打孔操作：

若3×(K_r+4)＞E_r，则对数据进行解打孔操作；

若3×(K_r+4)≤E_r，则对数据进行解重复操作；

e）、根据传输的冗余版本数确定初始比特所对应的子块矩阵及列序号，并将输入数据有序的输入到系统比特矩阵S和校验比特矩阵P₁、P₂中，进行子块解交织操作：

若初始比特所对应的子块矩阵是系统比特矩阵S，则先将输入数据连续输入到系统比特矩阵S中，随后将数据间隔输入到校验比特矩阵P₁和P₂中；若初始比特所对应的子块矩阵是校验比特矩阵P₁和P₂，则先间隔将数据输入到校验比特矩阵P₁和P₂中，随后将数据连续输入到系统比特矩阵S中。