[发明专利]降低俄歇电子能谱中荷电效应的方法

说明书

技术领域

本发明涉及半导体材料分析技术，特别涉及一种降低俄歇电子能谱中荷电效应的方法。

背景技术

半导体芯片先组装成封装体再通过焊垫与外部电路连接。图1为现有技术中半导体芯片上的焊垫布局俯视示意图。焊垫101沿着芯片100的周边设置且不形成于包含有有源或无源元件的区域102上。焊垫的成分通常为铝等金属，但在半导体工艺的制作过程中，经常因为工艺环境的原因而使焊垫上还残留有其他元素的杂质，由此使得焊线等导电连接物与焊垫的连接不牢固，导致半导体芯片的电路故障，因此，当半导体芯片制作完成后，需要对焊垫表面的组成成分进行分析。

俄歇电子能谱（Auger Electron Spectroscopy，AES）分析是一种测定固体表面化学成分的技术，简称俄歇分析。由于俄歇电子能谱具有很高的空间分辨率和表面灵敏度，且束斑较小，因此被广泛应用在半导体制造行业。具体应用主要有：利用AES进行焊垫表面沾污、分析缺陷等。AES的作用原理是：通过电子束激发样品表面的电子，然后对收集到的样品表面的电子（即俄歇电子）进行俄歇分析，根据得到的俄歇电子能谱的峰值位置来判断固体表面所包含元素的种类。

当利用AES对焊垫进行元素组分分析时，由于半导体芯片上形成有较多的介电层，例如层间介质层（ILD）、金属间介质层（IMD）和钝化层等，这类材料如果分布在待分析焊垫的周围，将降低待分析焊垫的导电性，使得待分析焊垫上的一次电子不能及时导走，在待分析焊垫周围产生一定的负电荷积累，严重的会引起俄歇电子能谱的峰值的漂移，有时候甚至不能得到正常的俄歇电子能谱，这就是俄歇电子能谱中的荷电效应。

目前，业界采用了多种消除俄歇分析过程中产生的荷电效应的方法。例如，用铝箔等导电物质包裹待分析样品，这种方法比较适合对较大分析区域进行俄歇分析，而对于精确位置的分析，这种方法是很难实施的。再例如，使用导电性较好的银胶或者碳胶在分析区域建立导电通道，但是随着半导体技术的发展，半导体器件的尺寸不断减小，使得分析区域也呈现减小的趋势，因此涂胶这种方法反而容易污染到分析区域。此外，还可以对要分析的样品表面镀铂或者碳等导电性薄膜，由于俄歇电子能谱分析仪是一种灵敏度极高的仪器，因此镀膜会在分析中引入较多的杂质信号，从而影响俄歇分析的结果。

因此，如何降低对半导体芯片上的焊垫进行俄歇分析时所产生的荷电效应，从而得到准确的俄歇分析结果，是目前亟待解决的问题。

发明内容

有鉴于此，本发明提供一种降低俄歇电子能谱中荷电效应的方法，能够得到准确的俄歇分析结果。

本发明的技术方案是这样实现的：

一种降低俄歇电子能谱中荷电效应的方法，该方法包括：

提供一半导体芯片，所述半导体芯片上具有多个焊垫，所述半导体芯片下表面连接有导体；

将待分析焊垫与邻近焊垫电性连接，并将所述邻近焊垫与所述导体电性连接，从而形成待分析焊垫经由邻近焊垫至导体的电子导通通道。

待分析焊垫与邻近焊垫电性连接采用聚焦离子束方法在待分析焊垫和邻近焊垫之间镀连接用的导电层。

所述导电层为金属铂层、金属钨层或者碳层。

将所述邻近焊垫与所述导体电性连接采用打线的方法。

所述线为金线、铝线或者铜线。

所述电子导通通道的路径从待分析焊垫依次经由多个邻近焊垫至导体；

该方法进一步包括：将电子导通通道路径上的两两邻近焊垫之间采用聚焦离子束方法镀连接用的导电层。

从上述方案可以看出，本发明的方法能够保持待分析焊垫表面无杂质覆盖，而且在待分析焊垫和大地之间建立电子导通通道，将在待分析焊垫上聚集的负电荷通过电子导通通道流入大地，这样就可以得到准确的俄歇电子能谱。

附图说明

图1为现有技术中半导体芯片上的焊垫布局俯视示意图。

图2为本发明实施例在待分析焊垫和大地之间建立电子导通通道的示意图。

图3为本发明另一实施例在待分析焊垫和大地之间建立电子导通通道的示意图。

图4为未采用本发明的方法对荷电效应严重的焊垫进行俄歇分析而得到的俄歇电子能谱。

图5为采用本发明的方法对荷电效应严重的焊垫进行俄歇分析而得到的俄歇电子能谱。

具体实施方式

为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。