[发明专利]静电放电保护装置及电路

说明书

技术领域

本发明涉及静电放电保护装置，尤其涉及具有多个放电路径的静电放电保护装置。

背景技术

静电放电(electrostatic discharge)现象发生时，静电电荷由一表面移动至另一表面。于VLSI电路中，静电放电所产生的电流可能会导致半导体接面、金属部件与栅极结构的受损。一种被广泛运用的静电放电元件为硅控整流器(Silicon Controlled Rectifier)。图1显示一种硅控整流器100，包括一第一双极性晶体管(以下简称为BJT)QPNP以及一第二BJT QNPN。第一BJT QPNP的射极与一受保护的电路的一输入/输出端I/O连接；第一BJT QPNP的基极与第二BJT QNPN的集极连接；第二BJT QNPN的基极与第一BJT QPNP的集极连接；第二BJT QNPN的射极与一参考电位节点GND连接。当静电放电现象发生于输入/输出端I/O时，高电压位准使得第一BJT QPNP处于顺向偏压状态，并接续的使第二BJT QNPN处于顺向偏压状态，形成一放电路径，将静电电荷自输入/输出端I/O排放至参考电位节点GND。

然而，硅控整流器容易因静电放电电流路径过窄而使得静电放电效率不佳。因此，亟需一种可以容忍较大放电电流的静电放电保护装置来改善静电放电效率的问题。

发明内容

有鉴于此，本发明揭露了一种静电放电保护装置，包括一P型基板；一N型阱区形成于P型基板上；至少一P型掺杂区形成于N型阱区上，其中该至少一P型掺杂区与一受保护的电路的一输入/输出端电性连接；一第一N型掺杂区，形成于P型基板上，其中该第一N型掺杂区与一第一节点电性连接，且该至少一P型掺杂区、该N型阱区、该P型基板，以及该第一N型掺杂区构成一硅控整流器；以及一第二N型掺杂区，形成于该N型阱区上并与一第二节点电性连接，其中部分该至少一P型掺杂区以及该第二N型掺杂区形成一放电路径，当一静电放电事件发生于该输入/输出端时，该硅控整流器与该放电路径将静电电荷分别旁路至该第一节点与该第二节点。

一种静电放电保护电路，包括一P型基板；一N型阱区，形成于该P型基板之上；一第一P型掺杂区，形成于该N型阱区之上，其中该第一P型掺杂区与一受保护的电路的一输入/输出端电性连接；一第一N型掺杂区，形成于该P型基板之上，其中该第一N型掺杂区与一第一节点电性连接，且该第一P型掺杂区、该N型阱区、该P型基板，以及该第一N型掺杂区构成一硅控整流器；一第二P型掺杂区，形成于该N型阱区之上，其中该第二P型掺杂区与一第二节点电性连接；一第二N型掺杂区，形成于该N型阱区之上并与该第二节点电性连接，其中该第一P型掺杂区与该第二N型掺杂区形成一寄生二极管；一栅极结构，形成于该N型阱区之上，且位于该第一及该第二P型掺杂区，其中该栅极结构与该第二节点电性连结；以及该栅极结构、该第一及该第二P型掺杂区构成一MOSFET，其中当一静电放电事件发生于该输入/输出端时，该硅控整流器将静电电荷旁路至该第一节点，且该MOSFET将静电电荷旁路至该第二节点。

一种静电放电保护电路，包括一P型基板；一N型阱区，形成于该P型基板之上；一第一P型掺杂区，形成于该N型阱区之上，其中该第一P型掺杂区与一受保护的电路的一输入/输出端电性连接；一第一N型掺杂区，形成于该P型基板之上，其中该第一N型掺杂区与一第一节点电性连接，且该第一P型掺杂区、该N型阱区、该P型基板，以及该第一N型掺杂区构成一硅控整流器；一第二P型掺杂区，形成于该N型阱区之上，且与一第二节点电性连接；一第三P型掺杂区，形成于该N型阱区之上，且与该输入/输出端电性连接；一第四P型掺杂区，形成于该N型阱区之上，且与该第二节点电性连接；一第二N型掺杂区，形成于该N型阱区之上并与该第二节点电性连接，其中该第一P型掺杂区与该第二N型掺杂区形成一放电路径；一第一栅极结构，形成于该N型阱区之上，且位于该第一及该第二P型掺杂区，其中该第一栅极结构与该第二节点电性连结；以及一第二栅极结构，形成于该N型阱区之上，且位于该第三及该第四P型掺杂区，其中该第二栅极结构与该第二节点电性连结；其中该第一栅极结构、该第一及该第二P型掺杂区构成一第一MOSFET，该第二栅极结构、该第三及该第四P型掺杂区构成一第二MOSFET，且该第二P型掺杂区、该N型阱区及该第三P型掺杂区构成一寄生BJT，其中当一静电放电事件发生于该输入/输出端时，该硅控整流器将静电电荷旁路至该第一节点，且该第一与该第二MOSFET及该寄生BJT将静电电荷旁路至该第二节点。

本发明利用多个放电路径，静电保护电路具有更佳的放电效率与更高的放电电流。