[发明专利]一种多片高速ADC芯片的同步方法及装置

说明书

技术领域

本发明涉及一种多片高速ADC芯片的同步方法及装置，属于通信和雷达技术领域。

背景技术

在通信和雷达领域，经常需要对多路高速模拟信号进行同步采集。对于多路模拟信号同步采集，通常的做法是在一片ADC芯片内部集成多个ADC核，每个ADC核有自己的模拟输入端口，共用同一个采样输入时钟。由于同一个芯片内的多个ADC核共用同一个采样时钟，可以保证多个ADC核能同步工作。在实际应该中，如果一片ADC芯片能同时采集的模拟信号路数不能满足要求，就需要多片ADC芯片同时采集，而不同ADC芯片在工作时，由于芯片内部的差异，或者各个ADC芯片开始工作的逻辑状态不同，不能保证采集的多路信号同步。

发明内容

本发明为解决现有的多片ADC芯片同时采集多路模拟信号时存在的不能保证采集的多路模拟信号同步的问题，进而提供了一种多片高速ADC芯片的同步方法及装置。为此，本发明提供了如下的技术方案：

一种多片高速ADC芯片的同步方法，包括：

将输入的时钟信号经过一分若干路的差分时钟缓冲器，产生若干路同频同相的差分时钟，并且所述差分时钟的路数比ADC芯片的数量多一个；

将一路所述差分时钟作为一片D触发器的数据锁存时钟，将剩余的每一路所述差分时钟分别作为一片ADC芯片的采样时钟，其中作为D触发器的数据锁存时钟的所述差分时钟与所有作为ADC芯片的采样时钟的所述差分时钟均是反相的。

一种多片高速ADC芯片的同步装置，包括：

差分时钟产生模块，用于将输入的时钟信号经过一分若干路的差分时钟缓冲器，产生若干路同频同相的差分时钟，并且所述差分时钟的路数比ADC芯片的数量多一个；

时钟同步模块，用于将一路所述差分时钟作为一片D触发器的数据锁存时钟，将剩余的每一路所述差分时钟分别作为一片ADC芯片的采样时钟，其中作为D触发器的数据锁存时钟的所述差分时钟与所有作为ADC芯片的采样时钟的所述差分时钟均是反相的。

本发明通过采用与ADC芯片的采样时钟反相的差分时钟作为D触发器的数据锁存时钟，在ADC芯片采样时刻点发生前半个时钟周期锁存ADC芯片的同步信号，这样既可以保证多片ADC芯片的同步信号同时到达多片ADC芯片，使多片ADC芯片同时开始采集数据，又能满足同步信号相对于ADC芯片采样时刻点的建立时间和保持时间。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本发明的具体实施方式提供的多片高速ADC芯片的同步方法的流程示意图；

图2是本发明的具体实施方式提供实现两片高速ADC芯片的同步方法的电路原理示意图；

图3是本发明的具体实施方式提供的两片高速ADC芯片的同步时序信号示意图；

图4是本发明的具体实施方式提供的多片高速ADC芯片的同步装置的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本具体实施方式提供的是一种多片高速ADC芯片的同步方法，如图1所示，包括：

步骤11，将输入的时钟信号经过一分若干路的差分时钟缓冲器，产生若干路同频同相的差分时钟，并且差分时钟的路数比ADC芯片的数量多一个。

具体的，一分若干路的差分时钟缓冲器可采用MICREL公司生产的SY58021芯片，该芯片可以实现一路差分时钟输入，四路差分时钟输出。D触发器可采用ON Semiconductor公司生产的NB4L52芯片，该芯片能够通过时钟触发锁存ADC的同步信号。ADC芯片可采用e2v公司的EV10AQ190A芯片，该芯片可以实现5G采样时钟输入，并具有多片同步功能。在本具体实施方式中，以对输入的时钟信号经过一路输入三路输出进行详细说明，则ADC芯片的数量为两个，D触发器的数量为一个，实现两片高速ADC芯片的同步方法的电路结构如图2所示。