[发明专利]埋层的形成方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种埋层的形成方法。

背景技术

半导体埋层技术被广泛应用于集成电路的制造过程中，特别是对半导体器件，如三极管，二极管和MOS晶体管等性能要求较高的集成电路工艺中，埋层技术的发展很大程度上影响着集成电路的性能以及制造工艺的发展。

埋层技术可以减少器件的导通电阻以及提高集成度和抗干扰能力，进而减少功耗，降低寄生电容，从而提高器件的工作效率。具体说来，对于双极型器件（BJT器件），埋层的存在可以降低集电极的电阻，提高特征频率，同时N型高掺杂埋层的存在可以有效的预防薄外延、低掺杂的集电区外延被反偏电压全部转换为空间势垒区即有效提高双极型器件的耐压。

传统的埋层工艺，主要包括以下几个步骤：

1.提供衬底，在衬底表面形成氧化层，所述薄氧化层，可以减少或防止离子注入时发生离子隧穿效应并保护衬底表面的晶格排序；

2.一般通过光刻形成图形，形成进行埋层掺杂的窗口；

3.在光刻图形的基础上，向衬底中注入掺杂原子形成埋层；

4.去除光阻和氧化层，然后在整个衬底表面形成外延层。

采用该方法形成埋层，需要在形成埋层之后的衬底表面形成外延层，而所述外延工艺的成本相对较高，增加了集成电路制造的成本。

更多关于埋层的形成方法，请参考美国专利US7575969B2的公开文本。

发明内容

本发明解决的问题是提供一种埋层的形成方法，不需要形成外延层，减少工艺步骤，降低工艺成本。

为解决上述问题，本发明的技术方案提出了一种埋层的形成方法，包括：提供半导体衬底，所述衬底表面具有硬掩膜层，所述硬掩膜层具有开口；以所述硬掩膜层作为掩膜，在半导体衬底内形成深沟槽；在深沟槽底部进行重掺杂，形成重掺杂区域；使所述重掺杂区域互相连接形成埋层。

优选的，所述硬掩膜层材料为正硅酸四乙酯、氧化物或氮化物。

优选的，所述半导体衬底为N型或P型轻掺杂的硅、锗、锗硅或砷化镓。

优选的，所述在半导体衬底内形成深沟槽的工艺是干法刻蚀。

优选的，所述深沟槽的深度为5微米~8微米，深沟槽的侧壁倾角为89°~90°。

优选的，所述在深沟槽底部进行重掺杂的工艺是离子注入。

优选的，当所述半导体衬底为N型轻掺杂的材料时，所述离子注入的离子源为五价元素，包括磷、砷或锑。

优选的，当所述半导体衬底为P型轻掺杂的材料时，所述离子注入的离子源为三价元素，包括硼、铟或镓。

优选的，所述离子注入的工艺条件是：注入能量范围为20keV~60keV，掺杂剂量为1×10¹⁵原子每平方厘米~1×10¹⁶原子每平方厘米，最终形成的N型埋层的掺杂浓度为1×10²⁰原子每立方厘~1×10²¹原子每立方厘米。

优选的，在所述沟槽底部进行重掺杂之后，采用高温推进工艺，使得深沟槽底部的重掺杂区域横向连接。

优选的，所述横向连接的埋层和深沟槽之间具有完整的孤立的硅岛，所述硅岛作为衬底表面的有源区。

优选的，所述高温推进的工艺温度范围为1100℃~1200℃，持续时间为4小时~10小时。

优选的，形成埋层之后，在沟槽内壁形成氧化层。

优选的，所述氧化层的厚度大于

优选的，所述在沟槽内壁形成氧化层的工艺包括干氧或湿氧化工艺。

优选的，还包括：在沟槽内壁形成氧化层之后，在所述沟槽内进行填充，所述填充的材料为多晶硅、氧化物、氮化物或多晶硅和氧化物的混合物。

优选的，所述在深沟槽内进行填充的工艺为化学气相沉积。

优选的，所述在深沟槽内进行填充的工艺还包括，采用回刻工艺去除硬掩膜层表面及硬掩膜层开口之间的填充材料。

优选的，还包括去除半导体衬底表面的硬掩膜层。

优选的，还包括对所述埋层以上、深沟槽之间的半导体衬底的部分区域进行掺杂，所述掺杂浓度低于埋层的掺杂浓度。

与现有技术相比，本发明具有以下优点：