[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

在半导体技术领域中，对于45nm节点以下的先进的多晶硅/氮氧化硅技术，应力工程成为器件性能提升的最重要的因素之一。对于PMOS，锗硅技术可以通过给沟道施加压应力来提高载流子迁移率。现有技术中，一般通过干刻结合湿刻的方式来形成用于沉积锗硅的PMOS的凹槽（可以为sigma型或U型等）。在干刻形成凹槽的过程中，锗硅遮蔽层（即SiGe block film）位于PMOS区域的部分（即PMOS区的锗硅遮蔽层，或PMOS区的临时间隙壁）会同时被刻蚀掉一部分，而位于NMOS区域的部分（即NMOS区的锗硅遮蔽层）则由于光刻胶的保护而不会被刻蚀，这就造成了锗硅遮蔽层在NMOS区域和PMOS区域的厚度不均衡。

由于锗硅沉积对凹槽表面的杂质（比如氧化物）非常敏感，因此，通常将光刻胶剥离、湿法刻蚀（一般用于改善凹槽形状）和锗硅工艺预清洗等湿刻工艺的总的工艺量设置得非常大以减少杂质。在现有技术中，由于前述的湿刻工艺均可以刻蚀掉氧化物，因此在锗硅技术尤其前锗硅（Early SiGe）技术中，锗硅遮蔽层一般采用氮化硅（SiN）薄膜而非氧化物。而为了改善湿刻后锗硅在PMOS顶端的非正常沉积现象，氮化硅薄膜也往往被用作栅极硬掩膜。并且，在干刻形成凹槽的过程中，栅极的硬掩模位于PMOS区域的部分（即PMOS区的硬掩膜）也会同时被刻蚀掉一部分，而位于NMOS区域的部分（即NMOS区的栅极硬掩膜）则由于光刻胶的保护而不会被刻蚀。也就是说，干刻也会造成了栅极硬掩膜在NMOS区域和PMOS区域的厚度不均衡。

在现有技术中，由于锗硅遮蔽层和栅极硬掩膜都采用了氮化硅材料，因此，一般在锗硅工艺后通过湿刻的方式一并去除锗硅遮蔽层和栅极硬掩膜。由于在通过湿刻的方式去除锗硅遮蔽层和栅极硬掩膜之前，锗硅遮蔽层和栅极硬掩膜在NMOS区域和PMOS区域的厚度分布并不均衡，因此，湿刻的过刻工艺量（over etch amount）需要被很好的控制。如果过刻工艺量太少，会造成在NMOS尤其大的（指尺寸大）NMOS的顶部形成氮化硅残留（一般为栅极硬掩膜的一部分），而氮化硅残留物将阻碍后续工艺中硅化镍（NiSi）在栅极顶部的形成（后续工艺一般会在栅极顶部形成硅化镍以实现低电阻接触）；如果过刻工艺量过大，则会对PMOS的栅极顶端侧翼和AA区造成破坏。即，过刻工艺量过大或过小，都将导致器件的不良出现。可见，在去除工艺前锗硅遮蔽层和栅极硬掩膜在NMOS区域和PMOS区域的厚度分布不均衡问题，是一个亟待解决的问题。

下面以一种传统的半导体器件的制造方法为例，进一步介绍一下现有技术中存在的上述问题。现有技术中的半导体器件的制造方法，一般包括如下步骤：

步骤1：提供半导体衬底100，并在半导体衬底100上形成浅沟槽隔离（STI）101、位于NMOS区的栅极102A和栅极硬掩膜103A、位于PMOS区的栅极102B和栅极硬掩膜103B，如图1A所示。其中，栅极102A和102B的材料为多晶硅，栅极硬掩膜103A和103B的材料为氮化硅。

步骤2：在半导体衬底100上沉积一层锗硅遮蔽层104，该锗硅遮蔽层104包括位于NMOS区域的部分（即NMOS区的锗硅遮蔽层）104A和位于PMOS区域的部分（即PMOS区的锗硅遮蔽层）104B，如图1B所示。其中，锗硅遮蔽层104的材料为氮化硅。

步骤3：在NMOS区的锗硅遮蔽层104A的上方形成一层图案化的光刻胶600，对所述半导体衬底100进行干刻，在PMOS的栅极102B两侧的半导体衬底100上形成用于沉积锗硅的凹槽105，如图1C所示。

在干刻的过程中，PMOS区的栅极硬掩膜103B被刻蚀掉一部分，形成了刻蚀后的栅极硬掩膜103B’；PMOS区的锗硅遮蔽层104B同时被刻蚀掉一部分，在PMOS的栅极102B的两侧形成了临时间隙壁层104B’，如图1C所示。此时，锗硅遮蔽层在NMOS区域的部分104A和在PMOS区域的部分104B′的厚度出现了差异，NMOS区的栅极硬掩膜103A和PMOS区的栅极硬掩膜103B′的厚度也出现了差异。即，锗硅遮蔽层和硬掩模在NMOS和PMOS区域的分布出现了不均衡。