[发明专利]双模分频器电路

说明书

技术领域

本发明涉及数字电路技术领域，特别涉及一种双模分频器电路。

背景技术

现有的除2和除3的双模分频电路常采用如图1所示的电路形式。该除2和除3的双模分频电路的工作原理如下：当mode控制信号为‘0’时，和它相连的与非门d’的输出就是‘1’，这个时候，该双模分频电路其实就是二分频电路了，所以输出OUT为输入CK的二分频结果；当mode控制信号为‘1’时，该双模分频电路其实就是三分频电路了，所以输出out为输入CK的三分频结果。因此，该双模分频电路能够完成除2和除3的双模分频功能。但是，基于该双模分频电路结构还不能推广到其它双模分频值的双模分频电路。

另外，现有的除4和除5双模分频器的电路如图2A所示，将图2A中的除4和除5双模分频器的电路采用模块化的结构，以便简化整体电路，便于阐述，模块化后的电路如图2B所示。

在图2A中，当mode为‘0’时，该除4和除5双模分频器的电路实际为4分频电路，当mode为‘1’时，该除4和除5双模分频器的电路实际为5分频电路。在此基础上，除8和除9双模分频器的电路如图3所示，其中，当mode为‘0’时，该除8和除9双模分频器的电路实际为9分频电路，当mode为‘1’时，该除8和除9双模分频器的电路实际为8分频电路。进一步地，除64和除65双模分频器的电路如图4所示，其中，当mode为‘0’时，该除64和除65双模分频器的电路实际为65分频电路，当mode为‘1’时，该除64和除65双模分频器的电路实际为64分频电路。

虽然现有技术中，能根据基于除4和除5扩展到除8和除9的电路，以及基于除4和除5扩展到除64和除65的电路，但是没有明确提出基于除N和除N+1扩展到除2N和除2N+1的通用电路规律，更没有提到基于除N和除N+1扩展到除2N+1和除2N+2的电路方法。

因此，现有技术并没有讲述如何扩展到其他双模分频值的双模分频器，不方便设计和记忆。而且，现有技术也没有提出一些分频值为素数的双模分频器结构，严重妨碍了一些特殊场合的设计，灵活性差。

发明内容

本发明的目的旨在至少从一定程度上解决上述的技术缺陷之一。

为此，本发明的目的在于提出一种双模分频器电路，便于构建实际所需的双模分频器结构，方便记忆。

为达到上述目的，本发明的实施例提出的双模分频器电路，包括：除N和除N+1双模分频模块，所述除N和除N+1双模分频模块包括输入端、控制端和输出端，在所述控制端的控制信号控制下，所述除N和除N+1双模分频模块用于将通过所述输入端的输入信号进行N分频或N+1分频以生成第一分频信号，其中，N为大于等于2的整数；第一触发器，所述第一触发器的时钟端与所述除N和除N+1双模分频模块的输出端相连，用于对所述第一分频信号进行分频以生成第二分频信号；控制模式端，用于输入第一模式信号和第二模式信号；以及逻辑门，所述逻辑门的第一输入端与所述第一触发器的第一输出端相连，所述逻辑门的输出端与所述除N和除N+1双模分频模块的控制端相连，所述逻辑门的第二输入端与所述控制模式端相连，其中，当所述控制模式端输入第一模式信号时所述逻辑门控制所述除N和除N+1双模分频模块工作在第一分频模式，当所述控制模式端输入第二模式信号时所述逻辑门根据所述第二分频信号控制所述除N和除N+1双模分频模块在所述第一分频模式和第二分频模式之间切换。

根据本发明实施例的双模分频器电路，可以将除N和除N+1双模分频模块的输入端的输入信号进行2N和2N+1分频以及2N+1和2N+2分频，便于构建出实际所需的双模分频器的结构，尤其是一些分频值特殊的分频器。并且方便记忆，灵活性好。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为现有的除2和除3双模分频电路示意图；

图2A为现有的除4和除5双模分频器的电路示意图；

图2B为现有的除4和除5双模分频器的模型图；

图3为一种除8和除9双模分频器的电路示意图；

图4为一种除64和除65双模分频器的电路示意图；

图5为根据本发明实施例的双模分频器电路的示意图；

图6为根据本发明一个实施例的除2N和除2N+1双模分频器电路的示意图；