[发明专利]片状压敏电阻

说明书

技术领域

本发明涉及一种片状压敏电阻（chip varistor）。

背景技术

一种已知的片状压敏电阻是多层片状压敏电阻（chip varistor），该多层片状压敏电阻设置有压敏电阻素体，该压敏电阻素体具有压敏电阻层和将压敏电阻层设置在中间的内部电极，并且还设置有端子电极，该端子电极设置在压敏电阻素体的端部以连接于相应的内部电极（例如，日本特开2002-246207）。在多层片状压敏电阻中，压敏电阻层中的内部电极间的区域起到作为呈现非线性电压-电流特性（以下也称为“压敏电阻特性”）的区域的功能。

发明内容

在最近的高速接口中，为了实现高速化，IC自身的构造相对于ESD（Electrostatic Discharge：静电放电）变得脆弱。因此，高速传送类IC的ESD应对要求提高，上述层叠片状压敏电阻被用作ESD应对部件。作为高速传送类用的ESD应对部件所要求的特性，静电电容的降低是必须的。若呈现的静电电容大，则信号完整性（品位）产生问题，最坏的情况是有可能不能通信。

作为降低层叠片状压敏电阻的静电电容的方法，可以考虑减少与压敏电阻层相接配置的内部电极相互重叠的部分的面积。通过减少内部电极相互重叠的部分的面积，使呈现静电电容的区域减少，静电电容降低。然而，若内部电极相互重叠的部分的面积（以下，称为“重叠面积”）少，则会产生对ESD的耐受量（以下，称为“ESD耐受量”）降低这样的新问题。在施加ESD那样的浪涌电压的情况下，在内部电极相互重叠的部分的电场分布集中于内部电极相互重叠的部分的端部。若内部电极相互重叠的部分的电场分布集中于端部，则重叠面积越减少，ESD耐受量越急剧降低。

层叠片状压敏电阻，如上述那样，具备与压敏电阻层相接配置的内部电极。因此，难以良好地维持ESD耐受量。

本发明的目的在于，提供一种不具备上述的内部电极而可以良好地维持ESD耐受量的片状压敏电阻。

本发明是片状压敏电阻，具备：压敏电阻部，由以ZnO作为主成分的烧结体构成，呈现电压非线性特性；多个导电部，由以ZnO作为主成分的烧结体构成并且夹着压敏电阻部而配置，分别具备与压敏电阻部连接的第一主面和与第一主面相对的第二主面；以及多个端子电极，与多个导电部连接；各端子电极具有与第二主面连接的第一电极部分和与第一电极部分连接的第二电极部分。

在本发明中，呈现压敏电阻特性的压敏电阻部被各导电部夹着且与各导电部连接，并且与导电部连接的端子电极具有第一电极部分和第二电极部分。本发明的片状压敏电阻与上述层叠片状压敏电阻不同，不具备与压敏电阻层相接配置的内部电极，并呈现压敏电阻特性。因此，即使在施加ESD那样的浪涌电压的情况下，在压敏电阻部也不会产生电场分布集中的地方，不会降低ESD耐受量。

压敏电阻部包含存在选自碱金属、Ag和Cu中的至少一种元素的第一区域和遍及多个导电部的第一主面间进行延伸且不存在选自碱金属、Ag和Cu中的元素的第二区域，各导电部包含存在选自碱金属、Ag和Cu中的至少一种元素的第一区域和遍及第一主面与第二主面之间进行延伸且不存在选自碱金属、Ag和Cu中的元素的第二区域，第一电极部分可以与导电部所包含的第二区域连接。

由以ZnO为主成分的烧结体构成的压敏电阻部和导电部分别包含存在选自碱金属、Ag和Cu中的至少一种元素的第一区域。在压敏电阻部和导电部的各个中，上述第一区域与不存在选自碱金属、Ag和Cu中的元素的第二区域相比，电导率低，相对介电常数低。片状压敏电阻的静电电容可以用位于端子电极间的压敏电阻部与导电部各自的静电电容之和来表示。因此，通过压敏电阻部和导电部包含上述第一区域，压敏电阻部和导电部各自的静电电容低，能够谋求片状压敏电阻的低静电电容化。

电子部件的端子电极一般通过将含有金属和玻璃成分的导电性膏体赋予构成电子部件的素体之后进行烧结而形成。在这种情况下，由于端子电极含有玻璃成分，因此，端子电极所包含的金属相对于素体的覆盖率有可能产生偏差。在片状压敏电阻的端子电极中，若金属的覆盖率产生偏差，则片状压敏电阻的静电电容产生偏差。

在使用上述那样的导电性膏体形成端子电极的情况下，赋予导电性膏体，以使导电性膏体迂回至素体的端面和与该端面相邻的侧面的一部分。端子电极一般具有以迂回至侧面的方式形成的部分，在该部分的尺寸产生偏差的情况下，由端子电极所包含的金属覆盖的面积产生偏差。即使在这种情况下，金属的覆盖率也产生偏差，从而使片状压敏电阻的静电电容产生偏差。