[发明专利]一种同步串行连接装置

权利要求书

1.一种同步串行连接装置，包括位于第一电路板上的第一逻辑器件以及第一串行连接器，以及位于第一电路板对端的第二电路板上的第二逻辑器件以及第二串行连接器；其中

所述第一串行连接器与第二串行连接器对接，所述第一串行连接器连接于第一逻辑器件的前端物理接口，所述第一逻辑器件的后端物理接口连接于第一电路板上的并行IO物理接口；

所述第一逻辑器件用于按照预定的解析协议将并行IO物理接口上若干管脚的输出信号转换为一个数据帧，并通过第一串行连接器发送到所述第二串行连接器；并用于按照预定的解析协议将来自第二串行连接器的数据帧解析为所述并行IO物理接口上若干管脚的输入信号；

所述第一逻辑器件进一步用于根据自身产生的数据帧同步信号或者第二逻辑器件产生并发送的数据帧同步信号来界定数据帧。

2.如权利要求1所述的同步串行连接装置，其特征在于，所述第二逻辑器件用于按照预定的解析协议将第二电路板上的并行IO物理接口上若干管脚的输出信号转换为一个数据帧，并通过第二串行连接器发送到所述第一串行连接器；并用于按照预定的解析协议将来自第一串行连接器的数据帧解析为所述并行IO物理接口上若干管脚的输入信号；

其中所述第二逻辑器件根据第一逻辑器件产生并发送的数据帧同步信号或自身产生的数据帧同步信号来界定数据帧。

3.如权利要求1所述的同步串行连接装置，其特征在于，所述第一逻辑器件发送的数据帧长度与第二逻辑器件发送的数据帧长度不同。

4.如权利要求1所述的同步串行连接装置，其特征在于，产生数据帧同步信号的第一或第二逻辑器件所发送的数据帧长度大于对端逻辑器件发送的数据帧长度。

5.如权利要求1所述的同步串行连接装置，其特征在于，所述第一及第二串行连接器均包括两个数据帧传输管脚、同步信号管脚以及时钟信号管脚；其中所述第一逻辑器件进一步用于向第二电路板上的第二逻辑器件发送作为该第二逻辑器件参考时钟的时钟信号。

6.如权利要求1所述的同步串行连接装置，其特征在于所述第一或第二逻辑器件均为CPLD。

7.如权利要求1所述的同步串行连接装置，其特征在于，其特征在于，所述第一及第二串行连接器均进一步包括Ready信号管脚，所述第一逻辑器件用于在准备发送数据帧之前通过Ready信号管脚发送Ready信号。

8.如权利要求1所述的同步串行连接装置，其特征在于，所述第一串行连接器被第一逻辑器件使用的管脚数量小于或等于5个。

9.如权利要求1-8所述的同步串行连接装置，其特征在于，所述界定数据帧包括：丢弃在Frame信号之前的数据位。

10.如权利要求1-8所述的同步串行连接装置，其中所述输入信号包括控制信号，用于控制该装置所在电子设备上的状态灯。