[发明专利]低功率/高速TSV接口设计

说明书

相关申请的交叉参考

本发明要求2011年8月15日提交的美国临时申请第61/523,504号的优先权，该专利申请的全部公开内容通过引用结合到本文中。

技术领域

本发明总的来说涉及3D集成电路(“3D-IC”)中的衬底通孔。

背景技术

衬底通孔(“TSV”)(也公知为硅通孔)技术对于实现集成电路的3D集成是非常重要的。TSV是完全穿过衬底(诸如，硅晶圆或管芯)的垂直电连接件并且为制造3D封装件和3D IC提供了高性能的封装方案。TSV通常包括嵌入硅或其他半导体衬底(也被称为中介层)中的高纵横比金属通孔，并且金属通孔通过电介质衬垫(通常是氧化物)与衬底相隔离，从而形成金属氧化物半导体结构。为了实现低延迟信号传输，期望将TSV所引起的寄生电容保持尽可能低。

发明内容

根据本发明的一个方面，提供了一种用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，衬底通孔在第一管芯和第二管芯之间形成连接，其中，中介层衬底处于中介层衬底电压V_I，衬底通孔接口电路包括：驱动电路，设置在第一管芯中，驱动电路具有输入端和与衬底通孔相连的输出端，其中，驱动电路与第一电源电压-N*VDD和第二电源电压-(N+1)*VDD相连，并且第一电源电压和第二电源电压均低于中介层衬底电压V_I。

优选地，驱动电路是包括并联配置在驱动电路的输入端和输出端之间的PMOS晶体管和NMOS晶体管的CMOS反相器，其中，PMOS晶体管和NMOS晶体管中的每一个均包括栅极端、主体端和源极端，并且其中，PMOS晶体管的主体端和源极端与第一电源电压-N*VDD相连，而NMOS晶体管的主体端和源极端与第二电源电压-(N+1)*VDD相连。

更优选地，中介层衬底电压V_I为0V。

优选地，该衬底通孔接口电路进一步包括：接收器电路，设置在第二管芯中，接收器电路具有输出端和与衬底通孔相连的输入端，其中，接收器电路与第一电源电压-N*VDD和第二电源电压-(N+1)*VDD相连。

优选地，接收器电路是包括并联配置在接收器电路的输入端和输出端之间的PMOS晶体管和NMOS晶体管的CMOS反相器，其中，PMOS晶体管和NMOS晶体管中的每一个均包括栅极端、主体端和源极端，并且其中，PMOS晶体管的主体端和源极端与第一电源电压-N*VDD相连，而NMOS晶体管的主体端和源极端与第二电源电压-(N+1)*VDD相连。

更优选地，中介层衬底电压V_I为0V。

根据本发明的另一方面，提供了一种用于设置在中介层衬底中的衬底通孔的衬底通孔接口电路，衬底通孔在第一管芯和第二管芯之间形成连接，其中，中介层衬底处于中介层衬底电压V_I，通孔衬底接口电路包括：接收器电路，设置在第一管芯中，接收器电路具有输出端和与衬底通孔相连的输入端，其中，接收器电路与第一电源电压-N*VDD相连，并且第二电源电压-(N+1)*VDD与接收器电路相连，并且其中，第一电源电压和第二电源电压均低于中介层衬底电压V_I。

优选地，接收器电路是包括并联配置在接收器电路的输入端和输出端之间的PMOS晶体管和NMOS晶体管的CMOS反相器，其中，PMOS晶体管和NMOS晶体管中的每一个均包括栅极端、主体端和源极端，并且其中，PMOS晶体管的主体端和源极端与第一电源电压-N*VDD相连，而NMOS晶体管的主体端和源极端与第二电源电压-(N+1)*VDD相连。

更优选地，中介层衬底电压V_I为0V。

优选地，该衬底通孔接口电路进一步包括：驱动电路，设置在第二管芯中，驱动电路具有输出端和与衬底通孔相连的输入端，其中，驱动电路与第一电源电压-N*VDD相连，并且第二电源电压-(N+1)*VDD与驱动电路相连。

优选地，驱动电路是包括并联配置在驱动电路的输入端和输出端之间的PMOS晶体管和NMOS晶体管的CMOS反相器，其中，PMOS晶体管和NMOS晶体管中的每一个均包括栅极端、主体端和源极端，并且其中，PMOS晶体管的主体端和源极端与第一电源电压-N*VDD相连，而NMOS晶体管的主体端和源极端与第二电源电压-(N+1)*VDD相连。

更优选地，中介层衬底电压V_I为0V。