[发明专利]适于HEVC标准的变换编码器

说明书

技术领域

本发明属于电子电路技术领域，特别涉及HEVC标准的视频编码中的变换编码器结构，可应用于超大规模集成电路VLSI。

背景技术

众所周知，视频图像是人类获取外部世界信息的一个主要的来源。随着视频图像获取设备、通信网络以及多媒体技术的迅速发展，高分辨率/高清晰度视频图像已经在国家安全、国民经济、科学研究和人民生活中发挥着越来越重要的作用。然而，这些具有丰富内容的视频图像信息经过数字化后，数据量十分巨大。给高分辨率/高清晰度视频图像的传输和存储带来了极大的困难。特别是在数据传输带宽有限的情况下，高分辨率视频图像所带来的高数据率、大数据量问题成为了高分辨率视频图像应用领域扩展的瓶颈，同时也对现有的压缩算法提出了更大的挑战，传统的视频图像压缩方法已不能满足高分辨率视频图像的要求。

新一代视频图像压缩方法是高分辨率视频图像压缩的解决途径。2010年由ISO/IEC和ITU-T联合构建了面向下一代视频压缩标准High Efficiency Video Coding，即HEVC视频编码方案，并且建立了测试模型。与目前正在广泛使用的H.264/AVC标准相比，在解码图像质量相同的情况下，HEVC大约可以节省高达40%的码率。HEVC帧内编码依然采用在H.263中就开始使用的混合编码框架：预测编码、变换编码和熵编码。

然而，高效率的变换编码是以增加计算复杂度为代价的。HEVC的帧内编码中存在三种不同的处理单元，分别是编码单元CU、预测单元PU和变换单元TU。三种处理单元在逻辑上可以依次向下分割为更小的处理单元。同时编码单元CU可以分解为与其大小相同的PU和4个1/4大小的PU。PU可以进一步分解为与其大小相同的TU和4个1/4大小的TU，且每个块都具有比H.264更多的方向。编码框架采用递归及四叉树的方法来实现，因此其结构非常复杂。作为HEVC中一个最常用的单位，TU作为最终处理单元，其块大小从4×4到32×32，特别是在高效率层次中，TU的大小可以通过分裂CU三个层次而得到。同时，DCT变换是HEVC编码标准的主要复杂计算的组成部分。因此，TU的计算复杂性是硬件实现HEVC的一个瓶颈问题，目前还没有能够高效实现该标准的电路结构。

发明内容

本发明的目的在于针对上述背景技术中存在的困难和不足，提出了一种适用于HEVC标准的变换编码器，以完成对HEVC标准中的4×4DCT、4×4DST、8×8DCT、16×16DCT和32×32DCT这5种类型的变换。

为实现上述目的，本发明的变换编码器包括：包括一维DCT/DST模块、转置缓冲模块和顶层控制单元，一维DCT/DST模块用于完成HEVC标准中的各种一维变换，转置缓冲模块用于完成数据的转置操作，即将按行输入的行变换结果按列输出，顶层控制模块用于产生一维DCT/DST模块和转置缓冲模块的复位和使能信号，控制一维DCT/DST模块对输入的原始数据进行一维行变换，并产生控制信号控制转置缓冲模块接收一维DCT/DST模块的行变换结果，在所有行数据处理完成之后，控制转置缓冲模块将转置后的结果输回一维DCT/DST模块进行一维列变换，其特征在于：

所述一维DCT/DST模块，包括：

蝶形运算单元，用于完成数据间的加减操作，将输入数据首尾两两相加、相减的结果送入多路选择器；

类蝶形运算单元，用于完成4点DST变换输入数据间的相加、相减和延迟的操作，并将结果送入矩阵乘法器阵列；

多路选择器，根据变换类型和当前状态，对蝶形运算单元输入的运算结果进行选择，输出至矩阵乘法器阵列；

矩阵乘法器阵列，包含两组输入：一组输入4个数据，另一组输入16个数据，用于完成将输入的4个数据分别与另一组输入的4组4个系数的相乘操作，将得到16个乘积送入相加移位器；

相加移位器，用于将矩阵乘法器阵列输入的运算结果进行相加、移位；

所述的转置缓冲模块，完成对一维DCT/DST模块行变换结果的转置操作，它包含寄存器阵列转置子模块和RAM存取转置子模块，该寄存器阵列转置子模块，采用寄存器阵列结构，利用每个寄存器的不同路径延迟、不同的输入输出方向和寄存器区域完成非32点数据转置操作；该RAM存取转置子模块采用8组RAM地址存取结构，通过控制各个RAM的输入输出地址，完成32点数据的转置操作。