[发明专利]适于HEVC标准的变换编码器

权利要求书

1.一种适于HEVC标准的变换编码器，包括一维DCTDST模块（1）、转置缓冲模块（2）和顶层控制单元（3），一维DCT/DST模块（1）用于完成HEVC标准中的各种一维变换，转置缓冲模块（2）用于完成数据的转置操作，即将按行输入的行变换结果按列输出，顶层控制模块（3）用于产生一维DCT/DST模块（1）和转置缓冲模块（2）的复位和使能信号，控制一维DCT/DST模块（1）对输入的原始数据进行一维行变换，并产生控制信号控制转置缓冲模块（2）接收一维DCT/DST模块（1）的行变换结果，在所有行数据处理完成之后，控制转置缓冲模块（2）将转置后的结果输回一维DCT/DST模块（1）进行一维列变换，其特征在于：

所述一维DCT/DST模块（1），包括：

蝶形运算单元（4），用于完成数据间的加减操作，将输入数据首尾两两相加、相减的结果送入多路选择器（6）；

类蝶形运算单元（5），用于完成4点DST变换输入数据间的相加、相减和延迟的操作，并将结果送入矩阵乘法器阵列（7）；

多路选择器（6），根据变换类型和当前状态，对蝶形运算单元（4）输入的运算结果进行选择，输出至矩阵乘法器阵列（7）；

矩阵乘法器阵列（7），包含两组输入：一组输入4个数据，另一组输入16个数据，用于完成将输入的4个数据分别与另一组输入的4组4个系数的相乘操作，将得到16个乘积送入相加移位器（8）；

相加移位器（8），用于将矩阵乘法器阵列（7）输入的运算结果进行相加、移位；

所述的转置缓冲模块（2），完成对一维DCT/DST模块（1）行变换结果的转置操作，它包含寄存器阵列转置子模块（9）和RAM存取转置子模块（10），该寄存器阵列转置子模块（9），采用寄存器阵列结构，利用每个寄存器的不同路径延迟、不同的输入输出方向和寄存器区域完成非32点数据转置操作；该RAM存取转置子模块（10）采用8组RAM地址存取结构，通过控制各个RAM的输入输出地址，完成32点数据的转置操作。 

2.根据权利要求1所述的变换编码器，其特征在于：顶层控制单元（3），包括复位使能模块（31）和数据流控制模块（32），复位使能模块（31）分别与一维DCT/DST模块（1）的使能、复位端和转置缓冲模块（2）的使能、复位端相连，为这两个模块提供使能和复位信号；数据流控制模块（32）分别与一维DCT/DST模块（1）的数据控制端和转置缓冲模块（2）的数据控制端相连，根据一维行变换和数据转置的完成状况，控制DCT/DST模块及转置缓冲模块的数据流方向。

3.根据权利要求1所述的变换编码器，其特征在于：矩阵乘法器阵列（7）设为3个，分别为第一乘法器阵列（71）、第二乘法器阵列（72）和第三乘法器阵列（73）；第一乘法器阵列（71），用于进行4×4DCT、4×4DST、8×8DCT、16×16DCT和32×32DCT变换；第二乘法器阵列（72），用于进行8×8DCT、16×16DCT和32×32DCT变换；第三乘法器阵列（73）用于进行16×16DCT和32×32DCT变换。

4.根据权利要求1所述的变换编码器，其特征在于：多路选择器（6）设为三组，分别为第一多路选择器（61）、第二多路选择器（62）和第三多路选择器（63），它们分别与第一乘法器阵列（71）、第二乘法器阵列（72）、第三乘法器阵列（73）的输入端相连，用于根据变换类型和当前状态对蝶形运算单元（4）的计算结果进行选择输出，送入下级以完成乘法运算，即第一多路选择器（61）对数据进行选择后送入第一乘法器阵列（71），第二多路选择器（62）对数据进行选择后送入第二乘法器阵列（72），第三多路选择器（63）对数据进行选择后送入第三乘法器阵列（73）。