[发明专利]一种时钟产生电路

说明书

技术领域

本发明属于集成电路领域，尤其涉及一种时钟产生电路。

背景技术

一般电路系统通常需要多种稳定频率的时钟，最常见的做法是由锁相环(PLL)电路实现，如图1所示，输入时钟(fin)由晶振控制电路和石英晶体产生，再由PLL倍频，产生系统所需要的时钟频率(fout)，此时PLL电路为常见电路结构，具体电路见图2所示，PLL为一负反馈结构，当fout增大时，f’增大，通过鉴频鉴相器(PFD)和电荷泵(CP)后控制电压vc增加，压控振荡器(VCO)的振荡频率下降，从而控制fout稳定，因此可以保证等式fout＝fin×M成立，M是分频电路(DIV)的分频系数。

在单片集成系统中，PLL电路和晶振控制电路都可以方便地集成在芯片中，但石英晶体无法集成只能做在芯片外，因此需要单独购置石英晶体，增加了系统的成本。

发明内容

本发明所要解决的技术问题是，传统的时钟产生电路中的石英晶体无法集成在芯片内部的结构，造成系统成本增加的问题。

为解决上述技术问题，本发明提出了一种时钟产生电路，包括依次循环连接的比较器、压控振荡器、频率电压转换器；

所述比较器、压控振荡器、频率电压转换器构成负反馈系统；

所述时钟产生电路有一输入端和一输出端，其输入端为比较器的另一输入端，与基准电压相连，其输出端为所述压控振荡器的输出端，与输出时钟相连。

综上所述，本发明取代了现有技术中必须使用参考时钟来产生系统时钟，因为不需要石英晶体，芯片面积可以更小，所以芯片成本得到降低。

附图说明

图1是现有技术中使用PLL产生时钟的电路结构图；

图2是常用的PLL电路结构图；

图3是本发明提出的时钟产生电路结构图；

图4是使用频率自校准电路的系统结构图；

图5是频率自校准电路的内部电路图；

图6是带有分频器的时钟产生电路图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明提出了一种无需晶振的时钟产生电路，所有电路都可方便的集成在芯片中，因此可以极大地降低系统成本。

实施例一

本发明提出了一种时钟产生电路，包括依次循环连接的比较器、压控振荡器、频率电压转换器；

所述比较器、压控振荡器、频率电压转换器构成负反馈系统；

所述时钟产生电路有一输入端和一输出端，其输入端为比较器的另一输入端，与基准电压相连，其输出端为所述压控振荡器的输出端，与输出时钟相连。

本发明实施例一的电路结构如图3所示，包括压控振荡器(VCO)、频率电压转换器(f/v转换器)、比较器(COMP)。此电路为负反馈结构，当fout增大时，v’增大，通过COMP比较后得到的控制电压vc增加，压控振荡器(VCO)的振荡频率下降，从而控制fout稳定，因此可以保证等式fout＝vref×K成立，其中K为f/v转换器的系数。

下面通过具体实施例进行说明：

压控振荡器，为一LC高频振荡电路，其输入电压为vc，输出频率为fout，vc与fout成反比关系，vc越大，fout越小；

频率电压转换器，其输入为fout，输出为v’，将频率转换为电压值，转换器的输出电压v’＝fout/K，K为f/v转换器的系数；

比较器，对基准电压vref和频率电压转换器的输出电压v’进行比较，比较器的输出为vc，用以控制压控振荡器，通过设计使得比较器的开环增益足够大，负反馈系统可以基本保证v’≈vref；

因此，压控振荡器、频率电压转换器和比较器，构成的负反馈系统，其输出频率可以由基准电压与频率电压转换电路的系数乘积来表示，即fout＝vref×K。

因为基准电压vref和系数K都是不随电源电压和温度变化的值，因此系统的输出频率fout也可以维持基本不变，以保证系统对时钟的要求。

在本实施例中，只要系统为负反馈系统即可，有2种连接方式可实现：

一、所述基准电压连接到比较器的负输入端，所述频率电压转换器的输出端连接到所述比较器的正输入端；所述压控振荡器，其输入电压与输出频率成反比关系。