[发明专利]一种存储器放电电路

说明书

技术领域

本申请涉及存储器放电技术领域，特别是涉及一种存储器放电电路。

背景技术

现有的存储器中，擦除操作是存储单元写入数据的必要步骤，它需要对存储单元的栅极(gate)加负电压(VNEG)，对阱(well)加正电压(VPW)。这两种电压一般都由电荷泵产生。擦除结束后，栅极电压和阱电压都要放电到GND(Ground，代表地或0)。放电速度太快会对存储器的寿命产生负面的影响。

传统的放电电路如图1所示，存储单元栅极上的负电压和阱上的正电压，可以等效为一个电容C0，电容C0两端各有一个开关管DISP和DISN，放电电路分别对电容C0两端进行放电，传统的放电波形如图2所述，正负电压的放电速度较快，降低了存储器的使用寿命。而且，开关管DISP和DISN的导通能力受放电电压、电源电压、温度等因素影响，会出现电容C0两边放电速度不同的情况，由于放电速度不同也会产生干扰。

发明内容

本申请所要解决的技术问题是提供一种存储器放电电路，以解决传统的放电电路中正负电压放电速度不能控制的问题。

为了解决上述问题，本申请公开了一种存储器放电电路，包括：

PMOS管组成的P管电流镜；

NMOS管组成的N管电流镜；

负电压放电支路和正电压放电支路；

其中，P管电流镜中的第一PMOS管的栅极接内部电流源Idisc，源极接内部电压VDD，漏极接负电压放电支路，用于复制放电电流；

P管电流镜中的第二PMOS管的栅极接内部电流源Idisc，源极接内部电压VDD，漏极接N管电流镜，用于复制放电电流；

除所述第一PMOS管和所述第二PMOS管之外，所述P管电流镜还包括n个PMOS管，所述n个PMOS管的源极分别与n个开关连接，栅极和漏极接内部电流源Idisc，n个PMOS管之间并联，用于控制放电电流的大小，n≥1；

所述n个开关分别用于控制所述n个PMOS管是否接入电路；

N管电流镜中的第一NMOS管的漏极和栅极与第二NMOS管的栅极接第二PMOS管的漏极，第一NMOS管的源极接地；

N管电流镜中的第二NMOS管的漏极接正电压放电支路，源极接地；

当m个开关闭合时，m个PMOS管接入电路，负电压放电支路的放电电流为Idisc/m，正电压放电支路的放电电流为Idisc/m，n≥1，n≥m≥1，n和m为正整数；

通过改变开关闭合或断开的状态，控制PMOS管接入电路的数量，调整放电的时间段。

优选的，所述调整放电的时间段包括：

当所述n个开关全部闭合时，电路中接入所述n个并联PMOS管，此时为第一放电时间段；

通过逐个减少所述n个开关中处于闭合状态的开关数量，逐个减少电路中接入的并联PMOS管数量，每减少一个闭合开关的数量，调整为一个放电的时间段，直到剩余一个处于闭合状态的开关为止。

优选的，所述负电压放电支路包括：负电压高压保护管、负电压高压开关管和负电压放电使能端。

优选的，所述负电压高压保护管的源极接第一PMOS管的漏极，栅极接地，漏极接负电压高压开关管。

优选的，所述负电压高压保护管限制电路中所述负电压高压保护管所在位置处的电位，用于保护所述第一PMOS管。

优选的，所述负电压高压开关管的源极接负电压高压保护管的漏极，栅极接负电压放电使能端，漏极接负电压。

优选的，所述正电压放电支路包括：正电压高压保护管、正电压高压开关管和正电压放电使能端。

优选的，所述正电压高压保护管的源极接第二NMOS管的漏极，栅极接内部电压，漏极接正电压高压开关管。

优选的，所述正电压高压保护管限制电路中所述正电压高压保护管所在位置处的电位，用于保护所述第二NMOS管。

优选的，所述正电压高压开关管的源极接正电压高压保护管的漏极，栅极接正电压放电使能端，漏极接正电压。

与现有技术相比，本申请包括以下优点：