[发明专利]一种低功耗宽锁定范围的除四注入锁定分频器电路有效

专利信息
申请号: 201210206110.4 申请日: 2012-06-21
公开(公告)号: CN102710260A 公开(公告)日: 2012-10-03
发明(设计)人: 李巍;孙亚楠 申请(专利权)人: 复旦大学
主分类号: H03L7/18 分类号: H03L7/18
代理公司: 上海正旦专利代理有限公司 31200 代理人: 陆飞;盛志范
地址: 200433 *** 国省代码: 上海;31
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摘要:
搜索关键词: 一种 功耗 锁定 范围 注入 分频器 电路
【说明书】:

技术领域

发明属于集成电路技术领域,具体涉及一种应用于宽带低功耗的频率综合器电路中除四注入锁定分频器(ILFD)电路,可用于射频微波频率综合器等需要低功耗、宽锁定范围的模拟集成电路中。

背景技术

随着通信和半导体技术的发展,各种移动通信和无线数据传输迅速发展,而同时,人们对无线通信技术的高速率和大带宽要求越来越强烈,这促使人们不断去开发利用更高频带资源和研究超高频的无线通信技术。而同时,无线通信集成电路却朝着高度集成的片上系统的方向发展,低功耗已成为无线集成电路设计的必然要求,此时低功耗的本振信号产生电路也变得非常重要。对于厘米波和毫米波的本振信号产生电路中的高频段分频器,如果继续采用传统的电流模式逻辑(CML)电路,其功耗会随着工作频率的增加而急剧增加,基于LC的注入锁定分频器(ILFD)不仅可以工作在很高的频段,其在低功耗方面也有非常明显的优势。注入锁定分频器是向一个振荡电路中注入一个比较强的二倍频信号,从而牵引振荡器并使之锁定到注入信号的1/2频率。然而注入锁定分频器的缺点在于它的工作频率范围非常有限,工艺、温度、电压等方面的偏差会严重影响注入锁定分频器的稳定性。因此,宽锁定范围注入锁定分频器又成为一个很大的设计挑战。

对于传统的注入锁定分频器,其锁定范围与谐振回路的Q值有很大关系,高Q值的电路锁定范围较小,低Q值的电路锁定范围较大,但功耗比较大,而其输出摆幅往往较小,这对后级电路非常不利。另一方面,对于工作频率很高的电路,经一级除二分频器之后,其频率仍然很高,这时如果采用CML电路分频,仍然存在较为严重的功耗问题。因此,具有高分频比的注入锁定分频器成为新的研究热点。目前高分频比的注入锁定分频器架构主要采用单谐振回路分频器,其中除三、除四分频器较多,但单谐振回路产生高分频比的谐波分量比较困难,所以锁定范围十分有限。但级联型高分频比注入锁定分频器其前级输出摆幅小,二次谐波分量大,这使得后级更难以实现宽锁定范围,因此除四注入锁定分频器的锁定范围要比除二注入锁定分频器的锁定范围小许多。如果在级间插入滤波整相放大电路,势必会增加整个分频器链路的功耗和面积。

发明内容

本发明的目的是设计一种电源电压低、锁定范围宽、直流功耗小的用于频率综合电路中的除四注入锁定分频器(ILFD),可工作在厘米波或毫米波频段。

本发明设计的用于频率综合电路中的除四注入锁定分频器,由两级结构相同的除二注入锁定分频器组成,如图1所示。电路的输入信号与第一级注入锁定分频器之间、第一级注入锁定分频器与第二级注入锁定分频器之间、第二级注入锁定分频器与输出之间都是采用电容耦合以实现直流隔离。直流偏置电压Vb1、Vb2、Vb3、Vb4由外部输入,并通过交流隔离电阻R1、R2、R3、R4,分别加载在直接注入管M1、尾电流源管管M2、直接注入管M5、尾电流源管管M6的栅极上,如图2所示。

其中,每个除二注入锁定分频器由负载电感和负载电容、交叉耦合管、直接注入管以及尾电流源管组成。其中直接注入管M1和直接注入管M5两个晶体管采用直接注入,输入信号耦合到它们的栅极上,注入电流通过它们的源漏极直接注入到谐振回路中去,通过偏置电压Vb1、Vb3调节它们的偏置电压;尾电流源管M2和尾电流源管M6两个晶体管采用尾电流源注入,输入信号耦合到它们的栅极上,注入信号经它们反相后再通过交叉耦合管M3、交叉耦合管M4和交叉耦合管M7、交叉耦合管M8注入到谐振回路中去,通过偏置电压Vb2、Vb4调节它们的偏置电压。直接注入管M1和尾电流源管M2栅极上所加的输入信号为反相信号,直接注入管M5和尾电流源管M6栅极上所加的信号也为反相信号,如图2所示。

交叉耦合管M3、交叉耦合管M4和交叉耦合管M7、交叉耦合管M8为谐振电路提供负阻。其中交叉耦合管M3、交叉耦合管M4的共源端接在尾电流管M2的漏极上;交叉耦合管M3的漏极和交叉耦合管M4栅极相连并接在第一级的输出节点Vx-,交叉耦合管M4的漏极和交叉耦合管M3栅极相连并接在第一级的输出节点Vx+;交叉耦合管M7、交叉耦合管M8的共源端接在尾电流管M6的漏极上;交叉耦合管M7的漏极和交叉耦合管M8栅极相连并接在第一级的输出节点Vout-,交叉耦合管M8的漏极和交叉耦合管M7栅极相连并接在第一级的输出节点Vout+,如图2所示。

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