[发明专利]高速低功耗真单相时钟2D型2/3双模分频器

说明书

技术领域

本发明涉及PLL结构的频率合成器，具体是一种高速低功耗真单相时钟2D型2/3双模分频器。

背景技术

在无线通信系统中，接收系统需要将已调制的射频或微波信号还原成原始信号或数据，而在发射系统中，则需要将信号或数据调制到射频或微波频率上，以便于远距离传播。在接收和发送过程中，都离不开本机振荡信号，将接收信号下变频和将发射信号上变频。

本机振荡信号通常通过基于锁相环的频率合成器来产生，频率合成器通常包括压控振荡器，含电荷泵的鉴频鉴相器，多模分频器，环路滤波器。当接收的无线信号信道改变或者发射信号需要改变频率时，通过配置多模分频器的分频比N，使压控振荡器的振荡频率通过锁相环锁定到参考晶振频率的N倍，即所需要的振荡频率处。

多模分频器，可理解为一组高频时钟工作的计数器，可以任意配置计数值。2/3级联结构的多模分频器，为异步结构中的“局部反馈“模式，功耗较同步结构低，由于采用“局部反馈“，累积的传播噪声不会因为异步结构而很大，故获得广泛的采用。2/3级联结构的多模分频器如附图1所示，通过配置各级2/3双模分频器，实现分频比范围为N(4~2^m+1-1)，其中m为级联的级数。传统的2/3双模分频器采用电流模结构，且每个分频器采用4个D锁存器实现，功耗和占用芯片面积都较大。电流模逻辑的D锁存器如图2所示，采用电流源供电，故静态功耗等于工作功耗，且在高频工作中，为了保证工作速度和一定的输出幅度，功耗成指数的增长。传统的2/3双模分频器，都不能在分频比切换时，自适用的关断一些不需使用的D触发器，来进一步降低功耗。

发明内容

本发明的目的是克服现有技术的不足，提供一种高速低功耗真单相时钟的2D型2/3双模分频器，极大的降低传统电流模结构的功耗。

按照本发明提供的技术方案，一种高速低功耗真单相时钟2D型2/3双模分频器，包括第一D触发器和第二D触发器，第二D触发器Q端输出信号MODout与模式控制信号P先与非逻辑后再与第一D触发器QN端输出信号Fout与逻辑后输入到第一D触发器的D端，模式控制信号MODin、分频比控制信号P和第一D触发器Q端三者与逻辑后的输出连接到第二D触发器的D端，第一D触发器时钟输入端CK和第二D触发器时钟输入端CK接输入时钟信号Fin。

进一步的，所述的D触发器采用真单相时钟实现，采用有比逻辑电路，减小晶体管数目，减小关键节点负载电容而提高工作速度。

所述的D触发器包括：第一NMOS管栅极接D触发器的D端，第一NMOS管漏极和第一PMOS管漏极接第二NMOS管栅极、第三PMOS管栅极、第四NMOS管栅极，第一PMOS管栅极、第二PMOS管栅极、第三NMOS管栅极、第六NMOS管栅极接D触发器的CK端，第二PMOS管漏极和第二NMOS管漏极接第四PMOS管栅极，第二NMOS管源极接第三NMOS管漏极，第三PMOS管漏极和第四NMOS管漏极接第五NMOS管栅极，第四PMOS管漏极和第五NMOS管漏极接D触发器的QN端和第五PMOS管栅极、第七NMOS管栅极，第五PMOS管漏极、第七NMOS管漏极接D触发器的Q端；所述第一PMOS管源极、第二PMOS管源极、第三PMOS管源极、第四PMOS管源极、第五PMOS管源极接电源电压，第一NMOS管源极、第三NMOS管源极、第四NMOS管源极、第六NMOS管源极、第七NMOS管源极接地；第一NMOS管和第一PMOS管组成伪NMOS反相器，第二PMOS管、第二NMOS管和第三NMOS管组成NMOS预充电级，第四PMOS管、第五NMOS管和第六NMOS管组成反相器输出级输出QN信号，第五PMOS管、第七NMOS管输出Q信号，第三PMOS管、第四NMOS管将第一级伪NMOS反相器输出信号反向后输入第五NMOS管栅极。

将执行所述与逻辑和与非逻辑的逻辑电路内嵌到所述第一D触发器或第二D触发器中，组成逻辑D触发器。

本发明的优点是：本发明通过采用有比逻辑和逻辑D触发器结构，使传统的真单相时钟结构的分频器工作频率大大提高；再通过优化电路，使2/3双模分频器由4个D触发器变为2个D触发器，而减少电路晶体管的数目；并且加入自适应功耗管理模块，在分频比切换时，关断无需使用的D触发器，进一步降低2/3双模分频器的功耗。

附图说明

图1是2/3级联结构多模分频器框图

图2是传统的电流模逻辑的D锁存器原理图

图3是2/3级联结构多模分频器中核心模块2/3双模分频器传统结构的框图。