[发明专利]高速低功耗真单相时钟2D型2/3双模分频器

权利要求书

1.高速低功耗真单相时钟2D型2/3双模分频器，其特征是：包括第一D触发器（DFF1）和第二D触发器（DFF2），第二D触发器（DFF2）Q端输出信号MODout与模式控制信号P先与非逻辑后再与第一D触发器（DFF1）QN端输出信号Fout与逻辑后输入到第一D触发器（DFF1）的D端，模式控制信号MODin、分频比控制信号P和第一D触发器（DFF1）Q端三者与逻辑后的输出连接到第二D触发器（DFF2）的D端，第一D触发器（DFF1）时钟输入端CK和第二D触发器（DFF2）时钟输入端CK接输入时钟信号Fin。

2.如权利要求1所述高速低功耗真单相时钟2D型2/3双模分频器，其特征是，所述的D触发器采用真单相时钟实现，采用有比逻辑电路。

3.如权利要求2所述高速低功耗真单相时钟2D型2/3双模分频器，其特征是，所述的D触发器包括：第一NMOS管（MN1）栅极接D触发器的D端，第一NMOS管（MN1）漏极和第一PMOS管（MP1）漏极接第二NMOS管（MN2）栅极、第三PMOS管（MP3）栅极、第四NMOS管（MN4）栅极，第一PMOS管（MP1）栅极、第二PMOS管（MP2）栅极、第三NMOS管（MN3）栅极、第六NMOS管（MN6）栅极接D触发器的CK端，第二PMOS管（MP2）漏极和第二NMOS管（MN2）漏极接第四PMOS管（MP4）栅极，第二NMOS管（MN2）源极接第三NMOS管（MN3）漏极，第三PMOS管（MP3）漏极和第四NMOS管（MN4）漏极接第五NMOS管（MN5）栅极，第四PMOS管（MP4）漏极和第五NMOS管（MN5）漏极接D触发器的QN端和第五PMOS管（MP5）栅极、第七NMOS管（MN7）栅极，第五PMOS管（MP5）漏极、第七NMOS管（MN7）漏极接D触发器的Q端；所述第一PMOS管（MP1）源极、第二PMOS管（MP2）源极、第三PMOS管（MP3）源极、第四PMOS管（MP4）源极、第五PMOS管（MP5）源极接电源电压，第一NMOS管（MN1）源极、第三NMOS管（MN3）源极、第四NMOS管（MN4）源极、第六NMOS管（MN6）源极、第七NMOS管（MN7）源极接地；第一NMOS管（MN1）和第一PMOS管（MP1）组成伪NMOS反相器，第二PMOS管（MP2）、第二NMOS管（MN2）和第三NMOS管（MN3）组成NMOS预充电级，第四PMOS管（MP4）、第五NMOS管（MN5）和第六NMOS管（MN6）组成反相器输出级输出QN信号，第五PMOS管（MP5）、第七NMOS管（MN7）输出Q信号，第三PMOS管（MP3）、第四NMOS管（MN4）将第一级伪NMOS反相器输出信号反向后输入第五NMOS管（MN5）栅极。

4.如权利要求1或3所述高速低功耗真单相时钟2D型2/3双模分频器，其特征是，将执行所述与逻辑和与非逻辑的逻辑电路内嵌到所述第一D触发器（DFF1）或第二D触发器（DFF2）中，组成逻辑D触发器。