[发明专利]一种多值多端口存储器单元

说明书

技术领域

 本发明涉及集成电路存储器技术领域，尤其是涉及一种多值多端口存储器单元。

背景技术

近年来大规模集成电路（LSI，Large Scale Integration）和超大规模集成电路（VLSI，Very Large Scale Integration）几乎以超越Moore规律的速度发展着，即在价格不变的情况下，每隔18个月，集成电路中可容纳的晶体管数量及其性能便会提升一倍。微电子工业已将芯片晶体管的尺寸从130纳米减小至65纳米，甚至45纳米。到2018年，硅基半导体将达到16纳米的物理极限。随着集成电路技术向超深亚微米技术的发展，电路中的芯片越来越小，而晶体管的数量则越来越多。半导体工艺技术的进步，在提高芯片集成度的同时，也导致了芯片面积不断增大，连接复杂性提高，互连线所占面积增大，互连线延迟（当特征尺寸达到100纳米，互连线延迟将占总延迟的90%）以及互连线产生的其它寄生效应（如串扰）。超大规模集成电路的进一步发展正遭遇巨大障碍。这些困难被认为源于一个事实，即VLSI系统的复杂功能仅依靠一种非常基本的晶体管开关功能来实现，而且系统功能的加强仅是依托简单地通过增加集成芯片上的晶体管的数量来达到。因此，若能增强单个晶体管（开关器件）所具有的逻辑功能，并提高互连线的信息携带量，则可增加单位面积的数据处理能力并能减少互连线数，从而提高了空间和时间的利用率（例如，与传统二值逻辑相比较，三值逻辑可以减少33％的互连线）。鉴于以上情况，目前国际上对开发多值逻辑器件，增强其信息处理能力的研究相当重视。所谓多值逻辑，是相对于二值逻辑而言，是指其逻辑信号的取值较多的逻辑。如从数字信号的传输与存储来看，由于二值信号是信息最少的数字信号形式，因此多值信号由于能携带更多的信息量而较二值信号具有明显的优越性。多值逻辑的理论框架与体系结构已经越来越成熟，多值逻辑电路在提高芯片信息密度的研究正在展开，尤其是在多值存储方面已经取得了一定的研究成果，如英特尔和摩托罗拉公司提出的多值只读存储器（MROM），K.W. Current提出基于传统CMOS工艺的多值随机存储器（MSRAM）以及Ugur ?ilingiroglu提出的基于八个晶体管单元的多值存储器和多值触发器电路。同时也出现了一些非传统MOSFET器件架构，例如，神经元MOS管和SETs MOS管。多端口存储器是SOC系统中的基本器件。在图像、语音等数字信号处理中，多端口存储器堆扮演着重要的角色，并在很大程度上左右着系统的性能，例如多端口存储器的速度通常决定整个SOC芯片的工作速度。为此，多值多端口存储器电路的研究具有现实意义。目前，存储器单元主要采用标准6T SRAM，6T SRAM是现在主流存储器的结构，其存储单元部分的电路图如图1所示，其主要由两个存储NMOS管M1和M2，两个存储PMOS管B1和B2构成的相互耦合的反相器来存储一位数据，读写操作通过两个NMOS管M3和M4完成。由于图1中所示存储单元为传统的二值逻辑电路且其端口数量只有一个，以致其信息密度较低，难以应用于多值多端口存储器电路。

发明内容

本发明所要解决的技术问题是提供一种信息密度较高的多值多端口存储器单元。

本发明解决上述技术问题所采用的技术方案为：一种多值多端口存储器单元，包括文字电路、第一逻辑电路、第二逻辑电路、第三逻辑电路、写电路和读电路，所述的文字电路的输出端分别与所述的第一逻辑电路、所述的第二逻辑电路和所述的第三逻辑电路连接，所述的第一逻辑电路的输出端、所述的第二逻辑电路的输出端、所述的第三逻辑电路的输出端并接且其公共连接端分别与所述的文字电路的输入端、所述的写电路和所述的读电路连接，所述的写电路包括至少一个写电路单元，所述的读电路包括至少一个读电路单元。