[发明专利]电容失配校正电路和电容失配校正方法

说明书

技术领域

本发明涉及电子电路领域，尤其涉及一种电容失配校正电路和电容失配校正方法。

背景技术

如图1所示，为现有技术中电容并联电路的电路图，该电容并联电路包括两个以上并联连接的电容C1、C2、……、Cn，其中，n为大于或等于2的自然数。当图1所示电容并联电路应用在集成电路中时，理论上，电容C1、C2、……、Cn之间的电容值应该匹配，但是，如果电容C1、C2、……、Cn之间的电容值不匹配即失配，会限制电容并联电路的效能，进而影响整个集成电路的精准度。因此，如何校正电容值失配是一个重要的设计要素。

为了保证电容C1、C2、……、Cn之间的电容值匹配，可以采用串并联相结合的电容校正方案，将各个电容用电容的组合来实现，如图2所示，为现有技术中采用电容组实现电容的电路示意图，电容C0~C6、Ca~Ce以串、并联相结合的方式连接，一组开关b0~b6分别控制电容C0~C6的连接方式，从而控制整个电容组的取值，实现调节电容的大小，进而达到校正电容之间失配的目的。该校正技术存在如下缺陷：该校正技术用一个电容组代替单个电容，改变了集成电路的原有电路结构；此外，并联电容电路具有多个电容，需要采用多个电容组，多个电容组具有较大的面积和较高的复杂度，大大增加了集成电路的面积和复杂度。

发明内容

本发明提供一种电容失配校正电路和电容失配校正方法，用以实现校正电容间的失配，同时保持集成电路的原有电路结构不变，降低对集成电路的面积和复杂度的影响。

本发明提供一种电容失配校正电路，应用于集成电路，所述集成电路包括电容并联电路，所述电容并联电路包括两个以上并联连接的电容，所述电容失配校正电路集成在所述集成电路中，所述电容失配校正电路用于提供校正信号，将所述校正信号发送到所述集成电路的节点或支路，所述校正信号用于对所述节点或支路的信号进行补偿以对所述电容并联电路的电容失配进行校正。

本发明还提供一种电容失配校正方法，应用于集成电路，所述集成电路中包括电容并联电路，所述电容并联电路包括两个以上并联连接的电容，所述方法包括：

提供校正信号；

将所述校正信号发送到所述集成电路的节点或支路，所述校正信号用于对所述节点或支路的信号进行补偿以对所述电容并联电路的电容失配进行校正。

在本发明中，电容失配校正电路提供校正信号并将校正信号发送到集成电路的节点或支路，通过校正信号对该节点或支路的信号进行补偿来完成对电容并联电路的电容失配进行校正，相较于现有技术，不需要改变集成电路的原有电路结构，此外，电容失配校正电路的面积和复杂度均小于现有技术中的电容组，从而对集成电路的面积和复杂度的影响较小。

附图说明

图1为现有技术中电容并联电路的电路图；

图2为现有技术中采用电容组实现电容的电路示意图；

图3为本发明电容失配校正电路第一实施例的电路示意图；

图4为本发明电容失配校正电路第二实施例的电路示意图；

图5为本发明电容失配校正电路第三实施例的电路示意图；

图6为本发明电容失配校正电路第三实施例中流水线模数转换器的电路示意图；

图7为本发明电容失配校正电路第三实施例的电路示意图；

图8为本发明电容失配校正方法第一实施例的流程示意图；

图9为本发明电容失配校正方法第二实施例的流程示意图；

图10为本发明电容失配校正方法第三实施例的流程示意图。

具体实施方式

下面结合说明书附图和具体实施方式对本发明作进一步的描述。

如图3所示，为本发明电容失配校正电路第一实施例的电路示意图，电容失配校正电路311应用于集成电路31，集成电路31中包括电容并联电路312，电容并联电路312包括两个以上并联连接的电容C1、C2、……、Cn，n为大于或等于2的自然数，各个电容C1、C2、……、Cn可以为电容的组合。

当电容C1、C2、……、Cn失配引起集成电路31的节点或支路的信号的误差是与输入电容并联电路312的信号Vin无关的“加性”误差时，会使得校正电容失配变得容易，即无论输入多大的信号，只需根据电容C1、C2、……、Cn之间的匹配误差，在集成电路31的节点或支路上“加上”或“减去”相对应的误差信号即可。