[发明专利]耐高压总线保持电路及操作电路的方法

说明书

技术领域

本公开涉及一种耐高压总线保持电路及一种操作该总线保持电路的方法。

背景技术

总线保持电路是在输入/输出(I/O)电路中使用的弱反相电路，用于将三态总线保持到所需有效逻辑电平。典型总线保持电路包括上拉晶体管和下拉晶体管，用于在需要时上拉或下拉三态总线上的电压。当节点与三态总线相连时，总线保持电路阻止浮节点。否则，将使上拉和下拉晶体管导通，从而使电源与地短路，这将导致不期望的功率耗散。

因为用于制造器件的半导体工艺缩减了，所以端子两端的最大可耐受电压降低，以确保适当的使用期操作。然而，为了遵循传统器件，利用不同半导体处理技术构建的电路需要与具有不同电压的系统接口连接，这可以通过总线保持电路来实现。

已经开发了耐高压的各种总线保持电路，用于更好地与不同系统接口连接。然而，这些常规耐高压总线保持电路具有很多缺点。例如，一些常规耐高压总线保持电路(1)在目标总线上的电压为高时消耗静态电流，(2)不适合于低功率应用，和/或(3)需要至少一个器件(其需要附加处理步骤)，这增大了制造成本。

因此，需要一种耐高压总线保持电路及一些操作该电路的方法，不具有这些缺点中的至少一些。

发明内容

一种耐高压总线保持电路及一种操作该总线保持电路的方法，使用在上拉晶体管的控制端子与总线之间并联的第一和第二控制晶体管。第一控制晶体管用于在操作的上拉模式期间使上拉晶体管导通。第二控制晶体管用于当总线上的电压超过阈值时使下拉晶体管截止。

在实施例中，总线保持电路包括第一和第二上拉晶体管、第一下拉晶体管以及第一和第二控制晶体管。第一和第二上拉晶体管在总线与高压轨线之间的第一电流路径上串联。第一下拉晶体管位于所述总线与低压轨线之间的第二电流路径上。第一和第二控制晶体管在第二上拉晶体管的控制端子与所述总线之间并联。第一控制晶体管用于在上拉操作模式期间使第二上拉晶体管导通。第二控制晶体管用于当所述总线上的电压超过阈值时使第二上拉晶体管截止。总线保持电路还可以包括：第二下拉晶体管，在所述总线与第一下拉晶体管之间的第二电流路径上与第一下拉晶体管串联。

在实施例中，一种操作总线保持电路的方法，包括：在总线保持电路的上拉操作模式期间，使用与第二上拉晶体管的控制端子和总线相连的第一控制晶体管，使在所述总线与高压轨线之间的第一电流路径上串联的第一和第二上拉晶体管导通；在总线保持电路的下拉操作模式期间，使在所述总线与低压轨线之间的第二电流路径上的第一下拉晶体管导通；以及当所述总线上的电压超过阈值时，使用第二下拉晶体管的控制端子和所述总线之间与第一控制晶体管并联的第二控制晶体管，使第二下拉晶体管截止。

附图说明

通过结合附图以本发明的原理的示例的方式描述的以下详细描述，本发明的实施例的其它方面和优势将变得显而易见。

图1是根据本发明实施例的耐高压总线保持电路的示意图。

图2是正常操作模式期间从电路仿真获得的图1的总线保持电路的总线电压VBUS与节点电压VX的图。

图3是总线上输入5V期间从电路仿真获得的图1的总线保持电路的总线电压VBUS与节点电压VX和VINT的图。

图4是在高阻抗和上拉模式中，从电路仿真获得的图1的总线保持电路的总线电压VBUS对电流特性的图。

图5是根据本发明另一实施例的耐高压总线保持电路的示意图。

图6是根据本发明实施例的操作总线保持电路的方法的工艺流程图。

贯穿本描述，相似参考标记可以用于标识相似元件。

具体实施方式

应容易理解，可以按照多种不同配置对本文概括描述的且在附图中示出的实施例的部件进行布置和设计。因此，附图中示出的各种实施例的以下详细描述并非旨在限制本公开的范围，而是仅对各种实施例加以表示。尽管在附图中呈现了实施例的多个方面，但是除非特别指示，否则附图不必按照比例绘制。

在所有方面中，所描述的实施例被认为仅是说明性的，而非限制性的。因此，本发明的范围由所附权利要求进行指示，而不是由该详细描述进行指示。落入权利要求的等价物的含义和范围内的所有变化均包含在其范围内。

贯穿本说明书，对特征、优点或类似语言的引用并非暗示可以利用本发明实现的所有特征和优势应该是或是任何单个实施例。此外，指代特征和优点的语言被理解为意味着在至少一个实施例中包括结合实施例描述的特定特征、优势或特性。因此，贯穿本说明书，对特征和优点及类似语言的讨论可以但不必指代相同实施例。