[发明专利]直接序列扩频伪码捕获方法、捕获装置及通信系统

说明书

技术领域

本发明涉及扩展频谱通信领域，特别是涉及一种直接序列扩频伪码捕获方法及装置，还涉及一种直接序列扩频通信系统。

背景技术

直接序列扩频(Direct Sequence SpreadSpectrum)通信是通过伪噪声码(Pseudo Noise，也称为PN码或伪随机码、伪码、伪随机序列以及伪码序列)对要发送的信息码进行扩频调制而实现频谱扩展的一种通信技术。由于该通信技术具有抗干扰能力强、能够实现码分多址等优点，在在现代移动通信、卫星通信、卫星定位导航等通信领域获得广泛应用。

在直接序列扩频通信中，有多种伪码捕获方法，如序贯估值法、匹配滤波法等，其中匹配滤波法包括通过部分匹配滤波实现全匹配滤波的方法。这种用部分匹配实现全匹配的捕获方法具有捕获速度快，同时消耗硬件电路资源较少的优点，通常的实现方法是采用一个长度是所用伪码序列长度整数倍分之一的部分匹配滤波器，其抽头系数可以实时改变，在时间上进行复用：即每进入一个直接序列扩频信号(简称直扩信号)的一个码元后，部分匹配滤波器控制其与各个伪码码段相关，得到的中间结果存储下来，然后对这些存储下来的中间结果进行某一规则的运算，得到最终的全匹配结果。

但是，这种方法也有一定的局限性，就是当每进入一个直扩信号码元都要将各个伪码码段进行一次部分匹配相关运算，如果部分匹配滤波器的长度是整个伪码序列长度的1/M，则部分匹配滤波器的工作速率要达到伪码的码元速率的M倍，这在伪码的码元速率比较高、伪码序列周期长度较长的宽带直接序列扩频中，伪码捕获常常是难以实现的。

为此，需要提供一种直接序列扩频通信的伪码捕获方法，能够针对高速率、长周期的伪码序列通过部分匹配滤波器也能实现快速捕获，并且具有平衡硬件电路资源和捕获速度的优点。

发明内容

本发明主要解决的技术问题是提供一种直接序列扩频伪码捕获方法和装置，以较低的硬件成本和难度实现对高速率、长周期的伪码序列的有效捕获。

为解决上述技术问题，本发明采用的一个技术方案是：提供一种起直接序列扩频伪码捕获方法。该方法包括：

伪码存储步骤，将本地伪码序列分成多个本地伪码段并存储；

部分相关运算步骤，在接收发端伪码序列过程中，对该发端伪码序列中的发端伪码段与该多个本地伪码段分别进行多组部分相关运算，并存储这些多组部分相关运算结果；

全相关运算步骤，从该多组部分相关运算结果中选择部分相关运算结果进行相加，得到该发端伪码序列与不同码相位的本地伪码序列的多个全相关值，由该多个全相关值进行捕获判定；

其中，该多组部分相关运算在发端伪码序列的至少两个连续周期内完成，其中任一组部分相关运算是在接收该发端伪码序列的至少两个连续码元时隙内完成的，并且，参与该多组部分相关运算的该发端伪码序列在前一周期结束后丢弃第一个码元后再开始下一周期的部分相关运算。

在本发明的另一实施例中，在任一组部分相关运算中，该多个本地伪码段分别与同一发端伪码段进行部分相关运算。

在本发明的另一实施例中，在任一组部分相关运算中，在至少两个连续码元时隙中的第一码元时隙内，参与相关运算的本地伪码段码元相位不变；后续每增加一个码元时隙，参与该时隙相关运算的本地伪码码段相对于存储的该本地伪码码段后移一个码元相位。

在本发明的另一实施例中，发端伪码序列长度为4096bit，本地伪码段为16个，每个本地伪码段长度是256bit，需连续4个码元时隙完成一组部分相关运算，且在第一个码元时隙内参与部分相关运算的第1-4个本地伪码段码元相位不变，在第二个码元时隙内参与部分相关运算的第5-8个本地伪码段后移一个码元相位，在第三个码元时隙内参与部分相关运算的第9-12个本地伪码段后移两个码元相位，在第四个码元时隙内参与部分相关运算的第13-16个本地伪码段后移三个码元相位。

本发明还提供了一种直接序列扩频伪码捕获装置，包括：

本地伪码段存储器，用于存储多个本地伪码段；

部分匹配滤波器，利用该多个本地伪码段与接收的发端伪码序列中的发端伪码段进行多组部分相关运算；

接口电路，用于将该部分匹配滤波器内完成的多组部分相关运算结果写入和读出中间结果存储器，以及选择部分相关结果相加得到全相关结果输出；

中间结果存储器，用于存储部分相关运算结果；

中心控制器，用于对该本地伪码段存储器、部分匹配滤波器、接口电路以及中间结果存储器进行控制操作；