[发明专利]直接序列扩频伪码捕获方法、捕获装置及通信系统

权利要求书

1.一种直接序列扩频伪码捕获方法，包括：

伪码存储步骤，将本地伪码序列分成多个本地伪码段并存储；

部分相关运算步骤，在接收发端伪码序列过程中，对所述发端伪码序列中的发端伪码段与所述多个本地伪码段分别进行多组部分相关运算，并存储所述多组部分相关运算结果；

全相关运算步骤，从所述多组部分相关运算结果中选择所述部分相关运算结果进行相加，得到所述发端伪码序列与不同码相位的本地伪码序列的多个全相关值，由所述多个全相关值进行捕获判定；

其特征在于，所述多组部分相关运算在发端伪码序列的至少两个连续周期内完成，其中所述多组部分相关运算中的任一组部分相关运算是在接收所述发端伪码序列的至少两个连续码元时隙内完成的，并且，参与所述多组部分相关运算的所述发端伪码序列在前一周期结束后丢弃第一个码元后再开始下一周期的部分相关运算。

2.根据权利要求1所述的直接序列扩频伪码捕获方法，其特征在于，在所述任一组部分相关运算中，所述多个本地伪码段分别与同一发端伪码段进行部分相关运算。

3.根据权利要求1所述的直接序列扩频伪码捕获方法，其特征在于，在所述任一组部分相关运算中，在所述至少两个连续码元时隙中的第一码元时隙内，参与相关运算的本地伪码段码元相位不变；后续每增加一个码元时隙，参与所述码元时隙内相关运算的本地伪码码段相对于存储的所述本地伪码码段后移一个码元相位。

4.根据权利要求3所述的直接序列扩频伪码捕获方法，其特征在于，所述发端伪码序列长度为4096bit，所述本地伪码段为16个，每个所述本地伪码段长度是256bit，需连续4个码元时隙完成一组部分相关运算，且在第一个码元时隙内参与部分相关运算的第1-4个本地伪码段码元相位不变，在第二个码元时隙内参与部分相关运算的第5-8个本地伪码段后移一个码元相位，在第三个码元时隙内参与部分相关运算的第9-12个本地伪码段后移两个码元相位，在第四个码元时隙内参与部分相关运算的第13-16个本地伪码段后移三个码元相位。

5.一种直接序列扩频伪码捕获装置，包括：

本地伪码段存储器，用于存储多个本地伪码段；

部分匹配滤波器，利用所述多个本地伪码段与接收的发端伪码序列中的发端伪码段进行多组部分相关运算；

接口电路，用于将所述部分匹配滤波器内完成的所述多组部分相关运算结果写入和读出中间结果存储器，以及选择部分相关结果相加得到全相关结果输出；

中间结果存储器，用于存储部分相关运算结果；

中心控制器，用于对所述本地伪码段存储器、部分匹配滤波器、接口电路以及中间结果存储器进行控制操作；

其特征在于，在所述部分匹配滤波器内，所述多组部分相关运算在发端伪码序列的至少两个连续周期内完成，其中所述任一组部分相关运算是在接收所述发端伪码序列的至少两个连续码元时隙内完成的，并且，参与所述多组部分相关运算的所述发端伪码序列在前一周期结束后丢弃第一个码元后再开始下一周期的部分相关运算。

6.根据权利要求5所述的直接序列扩频伪码捕获装置，其特征在于，所述中心控制器通过码元相位选择地址线控制所述本地伪码段存储器输出不同码元相位的本地伪码段，并在所述任一组部分相关运算中，在所述至少两个连续码元时隙中的第一码元时隙内，参与部分相关运算的本地伪码段码元相位不变；后续每增加一个码元时隙，参与所述码元时隙内部分相关运算的本地伪码码段相对于所述的本地伪码段存储器内存储的所述本地伪码段后移一个码元相位。

7.一种直接序列扩频通信系统，其特征在于，所述直接序列扩频通信系统包括根据权利要求5-6中任一项所述的直接序列扩频伪码捕获装置。