[发明专利]电路的验证方法和半导体器件的模拟方法

说明书

技术领域

本发明涉及半导体领域，特别涉及包含半导体器件的电路的验证方法和半导体器件的模拟方法。

背景技术

半导体产品制造是一个流程高度复杂，资金高度密集的加工过程。与其他产品的制造过程相比，半导体产品制造的特殊性表现在产品工序的繁多，对设备的高利用率要求。常规的半导体产品制造主要包括设计、仿真、版图布局和物理验证等几个阶段。

设计阶段，工程师设计出包含半导体器件的电路原理图。

仿真阶段，工程师测试设计阶段设计的电路。仿真的基本思想就是建立一个能够模仿某个真实系统动态行为的计算机模型，利用该模型来对真实系统的行为变化进行数值模拟实验，通过重复运行的模拟实验以及对模拟输出数据的分析来达到对该系统在给定条件下的动态行为的了解评估，进而改进或者优化系统的目的。

版图布局阶段，工程师基于经过物理验证的电路原理图完成布局布线设计。

物理验证阶段，工程师鉴定和修正上述半导体器件电路原理图中的设计规则错误和布局布线错误。该阶段的一致性验证可以确保版图和电路原理图在连接上的一致性。

事实上，一个合格的半导体或集成电路产品的问世可能需要将上述过程反复多次。布局工程师可能同时掌握物理验证和参数提取工具；设计规则检测用于检查一个版图是否符合芯片加工厂的工艺约束，而参数提取则将在前仿真中没有考虑到的寄生的电阻电容参数从生成的版图中提取出来，反标到网表文件中供模拟和数位工程师做版图后仿真之用。模拟和数位工程师根据包含了寄生参数的网表文件来调整已有的设计以达到项目要求的物理、电气特性和逻辑功能。然后再将仿真后网表送到布局工程师手中进行重新的布局布线；这样的循环往往要来回数次才能得到满意的结果。

简而言之，工程师设计出半导体器件的电路原理图后，需要对该电路原理图进行物理验证，并根据物理验证的结果判断该等效电路的设计方案是否正确，进而确保该器件的等效电路和版图设计匹配。

然而，发明人发现利用电子设计自动化（Electronic Design Automation，EDA）设计工具设计出的具有深N阱的半导体器件的电路原理图经过物理验证和版图布局后，版图布局和在设计阶段获得的电路设计有时会不匹配，电路行为发生了改变，进而，可能导致设计成品的性能下降甚至失效。

发明内容

本发明解决是现有技术中版图布局和电路设计不匹配的问题。

为解决上述问题，本发明技术方案提供一种电路的验证方法，包括：在电路中设置第一器件、第一二极管和第二二极管，以对应具有深N阱的半导体器件；组合所述第一器件、所述第一二极管和所述第二二极管，以在所述电路中形成半导体器件组合；对形成有所述半导体器件组合的所述电路进行物理验证。

可选地，所述半导体器件为具有深N阱的NMOS晶体管，所述第一器件为NMOS晶体管。

可选地，所述组合所述第一器件、所述第一二极管和所述第二二极管，以在电路中形成半导体器件组合包括：将所述第一二极管的输入端连接至所述NMOS晶体管的衬底，输出端连接至所述第二二极管的输出端；将连接在一起的所述NMOS晶体管、所述第一二极管和所述第二二极管设置为半导体器件组合，以在所述物理验证时保留所述第一二极管和所述第二二极管。

可选地，所述半导体器件为N型有源扩散电阻，所述第一器件为有源电阻。

可选地，所述组合所述第一器件、所述第一二极管和所述第二二极管，以在电路中形成半导体器件组合包括：将所述第一二极管的输入端连接至所述有源电阻的衬底，输出端连接至所述第二二极管的输出端；将连接在一起的所述有源电阻、所述第一二极管和所述第二二极管设置为半导体器件组合，以在所述物理验证时保留所述第一二极管和所述第二二极管。

可选的，所述组合所述第一器件、所述第一二极管和所述第二二极管，以在电路中形成半导体器件组合还包括：建立子电路宏单元，所述子电路宏单元包括连接在一起的所述第一器件、所述第一二极管和所述第二二极管；设置所述第一器件、所述第一二极管和所述第二二极管的属性参数；所述对形成有所述半导体器件组合的所述电路进行物理验证包括：调用所述子电路宏单元，以对所述电路进行物理验证。

本发明技术方案还提供一种半导体器件的模拟方法，包括：获取对应具有深N阱的半导体器件的第一器件、第一二极管和第二二极管；组合所述第一器件、所述第一二极管和所述第二二极管，以形成半导体器件组合。

可选地，所述半导体器件为具有深N阱的NMOS晶体管，所述第一器件为NMOS晶体管。