[发明专利]减少电路寄生电阻的结构和方法

说明书

技术领域

本发明涉及电路设计以及单元库构建领域，尤其涉及减少电路寄生电阻的结构和方法。

背景技术

随着集成电路制造工艺的发展，晶体管的特征尺寸越来越小，芯片的集成度也来越高，芯片的性能得到了进一步的提升。当然场效应晶体管的源端、漏端电阻会对器件的性能造成一定的影响，尤其当源端寄生电阻较大时，会有比较严重的体效应，从而影响场效应晶体管的有效阈值电压，进而影响饱和电流。漏端存在较大的集成电阻，则会使得加在场效应晶体管的漏电压降低，进而使得场效应晶体管的电流发生变化。所以，在微纳米工艺下，场效应晶体管源漏端集成电阻的存在会使得电路性能的恶化，为了缓解这种恶化，本发明提出了减少电路集成电路的结构和方法。

发明内容

本发明提供减少寄生电阻的结构及方法，以减少场效应晶体管源漏端寄生电阻，缓解因寄生电阻所造成的电路性能恶化。

本发明提出了一种减少寄生电阻的结构，包括有源区、栅极和锯齿状通孔链，其特点在于，所述锯齿状通孔链为锯齿状，所述锯齿状通孔链位于两个相邻的并联场效应晶体管之间，所述锯齿状通孔链中任意一个通孔与邻近的其中一个栅之间的距离为设计规则最小值，所述锯齿状通孔链中距离最近的两个通孔间的最小距离为设计规则最小值。

本发明还提出了减少电路寄生电阻的方法，绘制两个并联的场效应晶体管；绘制锯齿状通孔链，具体的，先绘制一个通孔，并且该通孔和距离最近的栅、场隔离区之间的距离为设计规则最小值；然后再绘制与第一个通孔距离满足设计规则最小值、并和另一个栅距离满足设计规则最小值的通孔；然后以此类推，绘制完成整个锯齿状通孔链。本发明提出了减少电路寄生电阻的另一种方法为：绘制两个并联的场效应晶体管；绘制一行/列通孔链，其中靠近有源区的通孔和有源区的距离为设计规则最小值，所述绘制的一行/列通孔链中的任意一个通孔和其中一个多晶硅栅的距离为设计规则最小值；所绘制的一行/列中任意两个临近通孔的距离为通孔的尺寸与两倍107在水平/垂直的距离之和；根据距离107绘制另一行/列通孔链；所述两个绘制的通孔链中的通孔以及通孔之间的尺寸相同；绘制完成整个锯齿状通孔链。

由于本发明提出的减少电路寄生电阻的结构和方法中，给出了一种锯齿状通孔链，其最大程度的减少了通孔造成的寄生电阻，所以本发明提出的方案可以更好的服务设计。

附图说明

图1为本发明实施例中的减少寄生电阻的结构示意图。

具体实施方式

在现有方案中，在单元库设计中，对于无法打两列/排通孔链的情况往往会选择画一列/排，这样的话，所画的通孔数量会较少，所以就造成了一定的浪费，针对该问题，本发明实施例提出的减少电路寄生电阻的结构和方法可以使得通孔链数量最大化，使得由通孔电阻对电路造成的影响最小化。

参见图1，为本发明实施例中减少电路寄生电阻的结构示意图，结合该图，本发明实施例提供的该结构10包括：

两个多晶硅栅101，有源区102，锯齿状通孔链中的通孔103，虚拟通孔104，通孔和有源区的最小尺寸105，通孔和多晶硅栅的最小尺寸106，锯齿状通孔链中距离最近的两个通孔之间的最小尺寸107，锯齿状通孔链中的任意一列/行的通孔链中的任意两个临近通孔的最小尺寸108。

所述两个多晶硅栅101为两个并联场效应晶体管的栅极；

所述有源区102为两个并联场效应晶体管的有源区；

所述通孔103为锯齿状通孔链中的通孔；

所述104为一个虚拟的通孔，如果在所述通孔位置绘制通孔会导致通孔与通孔之间的距离太小，不能满足设计规则，所以需要锯齿状通孔链来解决该问题；

所述105为锯齿状通孔链中的通孔距离有源区边缘的最小距离；

所述106为锯齿状通孔链中的通孔距离多晶硅栅的最小距离；

所述107为锯齿状通孔链中距离最近的两个通孔之间的最小距离；

所述108为锯齿状通孔链中的任意一行/列的通孔链中的任意两个临近通孔的最小尺寸。

本发明提出的减少电路寄生电阻的方法，将两个并联场效应晶体管之间的通孔数量最大化，以减少通孔的寄生电阻对电路性能的影响。

对于两个并联场效应晶体管栅极之间距离不能容纳两列通孔链的情况，方可采用本发明提出的方法：

首先，绘制两个并联的场效应晶体管；

其次，绘制锯齿状通孔链，具体的，先绘制一个通孔，并且该通孔和距离最近的栅、场隔离区之间的距离为设计规则最小值；