[发明专利]数据供给设备、缓存设备及数据供给方法

说明书

技术领域

本发明涉及用于在计算机系统中有效供给数据的数据供给技术。

背景技术

近年来，各种装置需要改善处理性能和降低成本。通常，计算机系统包括执行应用的处理器、数据处理电路以及用于存储程序或要处理的数据的诸如存储器的存储设备。理想的情况是，计算机系统中的存储设备能够高速读/写由处理器和数据处理电路使用的所有程序和数据。例如，如果诸如静态随机存取存储器(SRAM)的具有比较短的访问延迟的存储单元被设置为各处理器和数据处理电路的专用本地存储器，则能够容易地改善处理性能。

另一方面，在实现装置的成本降低时，期望单个存储设备能够由多个处理器和数据处理电路共享，从而能够减少存储设备的数量。此外，当存储器用作存储设备时，在大多数情况下，此时广泛使用的便宜的动态随机存取存储器(DRAM)被用作存储器。

然而，如果用使用便宜的DRAM，则与上述SRAM相比，将增加访问延迟。此外，如果单个存储设备在多个处理器和数据处理电路中被共享，则在处理器和数据处理电路中发生存储设备的读/写竞争。在这种情况下，对各访问进行仲裁，结果，将增加处理器或数据处理电路的访问延迟。因此，各处理器或数据处理电路的处理性能降低。

为了防止上述处理器或数据处理电路的性能降低，通常在处理器或数据处理电路与存储设备之间设置缓存设备。只要能够从设置的缓存设备中读出期望的数据，则各处理器或数据处理电路不访问存储设备(提交数据请求)。以这种方式，减少了从各处理器或数据处理电路对存储设备的访问，并能够减少必要的总接入带宽。

虽然电路大小根据诸如缓存设备的数据供给机构的使用而自然增加，但与如上所述使用专用的本地存储器时相比，电路大小仍然较小。通过在计算机系统中使用最优的缓存设备，能够实现具有高处理性能的低成本装置。

如果在缓存设备中存在期望的数据(缓存命中)，则处理器或数据处理电路不需要访问存储设备中的数据，从而减少访问延迟。另一方面，如果在缓存设备中不存在期望的数据(缓存失效)，则处理器或数据处理电路自然访问存储设备中的期望的数据(提交数据请求)。在这种情况下，访问延迟与没有设置缓存设备的情况类似。

通常，处理器或数据处理电路按顺序处理数据。因此，当缓存失效发生时，处理器或数据处理电路暂时停止操作一段时间，直到从存储设备读出期望的数据。通过这种停止操作自然降低了处理器或数据处理电路的处理性能。这被称为阻塞操作。此外，当缓存失效发生时从存储设备读出数据的处理被称为“再充填”，读出的数据被称为“再充填数据”。此外，一次读取的数据的单位被称为“再充填长度”，读取时间的长度被称为“再充填延迟”。

为了提高处理性能，日本专利第3846638号公报讨论了具有能够隐藏上述再充填延迟的缓存机构的数据供给设备。首先，在日本专利第3846638号公报中讨论的管线处理器针对预定管线段中的处理所需的数据，确定在该预定管线段的前段(预处理)中是否包括缓存失效。如果确定缓存失效，则请求前段(预处理)中所需的数据，并执行再充填。

此时，在日本专利第3846638号公报中讨论的管线处理器包括比再充填延迟更长的中间队列(FIFO)。在日本专利第3846638号公报中讨论的管线处理器将包括“再充填”中的处理的后续处理依次存储在中间队列(FIFO)中。换句话说，在日本专利第3846638号公报中讨论的管线处理器能够在将处理存储在中间队列(FIFO)中的同时，继续下一处理的缓存失效/命中确定。因此，与上述阻塞操作不同，不必在每当缓存失效发生时，暂时停止处理器的处理。

另一方面，在日本专利第3846638号公报中讨论的管线处理器在从存储设备读出数据(这是每当缓存失效发生时所必须的)之后，需要在更新缓存存储器之前将再充填数据暂时存储在充填FIFO中。由于在中间队列(FIFO)中存在在缓存失效的数据处理之前的缓存命中的数据，因此，如果在预定的管线段中没有完成缓存命中的数据处理，则无法更新缓存存储器。因此，在日本专利第3846638号公报中讨论的管线处理器必然包括上述充填FIFO。用于通过使用中间队列(FIFO)进行下一数据处理的缓存失效/命中确定的操作被称为非阻塞操作。

在中间队列(FIFO)中，数据处理命令被延迟。如果在延迟期间完成再充填，并且缓存失效的再充填数据存储在充填FIFO中，则能够从充填FIFO供给再充填数据，并且能够执行数据处理。换句话说，在日本专利第3846638号公报中讨论的具有缓存机构的数据供给设备能够继续数据处理，同时隐藏在缓存失效期间的再充填延迟而无需暂时停止处理。