[发明专利]一种可重构算子阵列的层次化互连结构

说明书

【技术领域】

本发明涉及集成电路设计领域，具体涉及一种可重构算子阵列的层次化互连结构。

【背景技术】

FPGA可编程实现不同功能，能够弥补CPU处理速度慢和ASIC灵活性差的不足，随着工艺的进步和结构的优化，目前FPGA已经成为与CPU、DSP、存储器同等重要的IC器件，在通信领域、消费电子领域、国防、航空航天等领域中被广泛应用。同时，在可预见的未来，FPGA的优势将继续保持，且被越来越多的领域所接受，具有很强的生命力。

当前FPGA的结构均基于SRAM编程方式，可编程逻辑单元采用LUT(Lookup Table，查找表)构建，基于布尔逻辑的映射方法。这种结构单元粒度小，对互连资源的需求大，当前FPGA中互连资源面积占芯片面积约70％左右，互连延迟在50％～60％，同时无法进行有效的功耗管理。然而，FPGA可编程的特性和较低的开发成本，使用户愿意牺牲面积和功耗而采用FPGA。FPGA的供应商只有少数几家公司，如Xilinx、Altera、Lattice、Actel、Atmel等，这些公司通过大量专利垄断了FPGA的研究和发展。

随着集成电路工艺进入45nm以后，新应用不断兴起，如云计算、3D图像处理、4G通信等，用户对设计效率、速度和功耗有了更高的需求，FPGA的研究也在不断探索新的结构和实现方式，以解决设计效率、速度、面积和功耗管理的不足。从FPGA厂商Xilinx和Altera公司的产品也可以得知，FPGA结构在向着多元化发展，其单元向更大粒度的结构演变。研究新型FPGA结构是可重构阵列结构发展的趋势，具有重要的学术意义和应用价值。

如图1所示为现有技术中一种基于可重构算子的阵列结构。该结构的逻辑资源由多种可重构算子组成。所述可重构算子的功能可配置，可分成功能算子和时序算子两种。所述功能算子包含运算类算子、多路选择器算子、控制器算子，功能算子实现组合逻辑；所述时序算子包含寄存器算子、存储器算子，可被时钟网络驱动。所述可重构算子阵列结构具有可编程的特性，与FPGA一样可将任意的设计加载至可重构算子阵列结构中，同时大量运算、存储资源可满足数字信号处理等领域的需求。本专利根据可重构算子阵列结构的特性提出适用于该结构的一种层次化的互连结构。

【发明内容】

本发明的目的是提供一种适用于能够通过反复编程支持不同应用的可重构算子阵列结构的层次化互连结构，具有易扩展、速度快、面积小的特点，在特定应用领域替代FPGA。

为实现上述目的，本发明提供一种可重构算子阵列的层次化互连结构，包括实现全局互连的通用开关矩阵GSM(General Switch Matrix)、实现局部互连的输入多路选择器IM(Input Mux)以及实现内部逻辑与IO互连的通用开关矩阵IOGSM(Input and Output GSM)。所述局部互连中还包含进位链和移位链。

所述可重构算子阵列中包含算术类算子、逻辑类算子、移位类算子、DSP类算子、多路选择器算子、控制器算子、寄存器算子和存储器算子。所述算子单元都可进行功能配置。

所述层次化互连结构中，支持两种类型的互连线段，一种是线组类型的互连线段，线组内所有线段的行为一致，线组的宽度根据应用领域不同可以不同，大于1bit；另一种为独立的宽度为1bit的线段，支持灵活的互连需求。

所述全局互连结构GSM包括互连单元和配置单元。互连单元实现与一个可重构算子，以及上、下、左、右四个方向的GSM或者IOGSM互连。配置单元存储配置信息，并对配置信息进行译码生成控制信号，对互连单元进行控制完成对应的连接功能。

所述GSM与可重构算子一一对应，GSM将来自全局互连资源的信息送入可重构算子的输入，并将可重构算子的输出信息送到全局互连资源中。

所述局部互连结构IM包括互连单元和配置单元。互连单元实现一个可重构算子与其邻近上、下、左、右、左上、左下、右上、右下八个方向的可重构算子之间的互连，以及与全局互连结构GSM的互连。局部互连结构IM的每一个输出，即可重构算子的输入，来自于以上9个方向的任何一个同类型互连线段的输入。配置单元存储配置信息，并对配置信息进行译码生成控制信号，对互连单元进行控制完成对应的连接功能。

所述IM单元与可重构算子的每个输入一一对应，负责将来自全局互连资源的信息，或者邻近上、下、左、右、左上、左下、右上、右下八个方向的可重构算子的输出送到该可重构算子的输入。