[发明专利]单边沿主从型D触发器

说明书

技术领域

本发明涉及触发器技术领域，尤其涉及一种单边沿主从型D触发器。

背景技术

单边沿的D触发器是传统的D触发器结构，由于其具有结构简单、功能完善、可靠性高等优点，被广泛应用于数字集成电路设计中，在集成电路发展的历史中占有重要位置，目前依然在工业产业界中广泛应用。

下面分析传统的主从型D触发器结构(如图2所示)，以及目前文献中已有的关于主从型D触发器的改进结构(如图3、图4所示)。

单边沿D触发器的代表结构——主从型D触发器是将电平敏感的正、负两种锁存器串联而成的触发器，传统的主从型D触发器的原理图如图1所示。其中，第一级锁存器被称为主锁存器，是负边沿锁存器；第二级锁存器被称为从锁存器，为正边沿锁存器。CLK信号为系统时钟信号。

其工作时序为：当时钟信号为低电平时，主锁存器为透明状态，输入逻辑信号D的值通过主锁存器输出为反信号DB。此时从锁存器处于保持状态，整个触发器对上一周期的输出Q进行逻辑状态保持。当时钟信号由低电平反转为高电平的过程中，主锁存器关闭，并对之前的输出逻辑信号DB进行保持。当时钟信号变为稳定的高电平后，从锁存器进入透明状态，输入的反信号DB由从锁存器输出为Q。由于在时钟高电平时主锁存器对DB的输出保持不变，所以整个触发器的输出级Q的逻辑状态也将保持不变。

在触发器的整个工作过程中，只有时钟信号的上升沿，也就是时钟信号由低电平转换为高电平的过程中，输出Q的值会随输入D的逻辑状态进行翻转，其余时刻电路均处于记忆状态。

主从型单边沿D触发器的工作原理已被深入研究且广泛应用，最常见的是由传输门和反相器组成的电路结构，一共由四个传输门开关和四个反相器组成，如图2所示。

其中，CLK是系统时钟信号，CLKB是系统时钟的反信号，通常由CLK信号经过一级反相器生成。第一级主锁存器，是一个负电平的D锁存器。s3、s4和INV3、INV4组成从锁存器，是正电平的D锁存器。D为输入的逻辑控制信号，Q为输出逻辑信号，QB是输出的反信号。

当系统时钟信号为低电平时，主锁存器处于透明状态，输入信号D经过s1和INV1到达DB端。此时s3关断，s4打开，从锁存器与主锁存器断开，处于输出逻辑信号保持状态，Q的输出值保持不变。

当系统时钟信号由低变为高的过程中(即时钟上升沿)，所有传输门开关的工作状态转换。主锁存器从透明状态转变为锁存状态：s1关断，s2打开，对输入D的状态进行锁存，输出信号DB保持稳定并作为从锁存器的输入信号。从锁存器从锁存状态进入透明状态，对主锁存器的输出信号DB进行响应，输出Q的状态随之改变。在系统时钟的上升沿到来过程中，主锁存器和从锁存器完成信号的传输，输出Q随输入信号D的逻辑状态而改变，整个触发器完成逻辑运算和逻辑输出。

当系统时钟稳定为高电平后，主锁存器处于锁存状态，对时钟上升沿的输入D信号进行锁存输出，从锁存器处于透明状态，对主锁存器的输出进行响应。

当系统时钟信号由高变为低的过程中(即时钟下降沿)，从锁存器与主锁存器断开，转变为锁存状态，对输出Q和QB的逻辑信号进行锁存输出。主锁存器进入透明状态，对输入D信号进行响应。整个电路进入下一个工作周期。

从电路的整体来看，时钟上升沿到来时，Q和QB对输入信号D响应，随输入D的逻辑值而变化，其余时刻电路处于锁存状态，由反相器首尾相连的反馈结构对输出信号的逻辑值进行锁存，整个电路表现为正边沿触发的主从型D触发器。

传统的单边沿主从型D触发器是一种静态结构的数字电路，与动态电路相比具有功耗优势，但是其在速度方面存在缺陷。

传统的单边沿主从型D触发器的结构简单，具有很高的抗干扰能力，电路工作稳定性高，在数字集成电路的设计中被广泛应用，特别是基于标准单元的数字电路设计。但是在这种基于传输门和反相器交叉耦合来实现数据的传输和存储的电路结构里，数据的建立时间较长，传输延迟较大，工作速度较慢，无法满足日益提高的运算速度要求。

从图2所示的电路结构中可以分析出，在系统时钟信号(CLK)上升沿到来前，输入信号(D)必须传递到DB点并达到稳定状态，才能保证电路的正常计算。因此，所需的建立时间包括一个传输门(s1)和一个反相器(INV1)的传输时间：

T_setup＝T_d-sw+T_d-INV