[发明专利]占空比调整电路

说明书

技术领域

本发明涉及集成电路技术领域，尤其涉及一种占空比调整电路。

背景技术

随着集成电路工艺的不断发展，芯片的工作速度持续提高，工作速度的提高意味着更苛刻的时序精度，因此，对系统时钟性能的要求也在不断的提高。时钟的占空比是时钟性能中一个比较重要的性能指标。占空比(Duty Cycle)通常指在一串理想的脉冲周期序列中(如方波)，正脉冲的持续时间与脉冲周期的比值。如：占空比为50％则意味着高电平时钟周期的宽度等于低电平时钟周期的宽度。就目前而言，50％的占空比对数据的传输较有利，也是系统稳定工作的必要条件之一。例如：对于双倍速率同步动态随机存储器(DDR-SDRAM，Double Data Rate Synchronous Dynamic Random Access Memory)而言，其是一个时钟周期内传输两次数据，即在时钟的上升沿和下降沿各传输一次数据，因此，时钟占空比达到50％就显得尤为重要。

在实际应用场合中，由于需要较高的频率和严格的同步，系统时钟一般通过时钟数据恢复电路(CDR，Clock and Data Recovery)、锁相环(PLL，Phase-Locked Loop)或延迟锁相环(DLL，Delay-Locked Loop)来产生。由于电路设计本身产生的失配和芯片制造过程中工艺与仿真模型的偏差，经倍频、同步后产生的时钟往往不能保证50％的占空比。此外，即使产生的时钟占空比为严格的50％，在之后的时钟信号的传输过程中，由于传输链路中存在的系统及工艺偏差，占空比也会发生失调，且在频率较高的情况下，占空比的失调甚至可以使得时钟信号不能正常翻转，因此导致严重的时序错误。故除了对PLL、DLL产生的系统时钟的占空比进行调整外，也需要对输入时钟的占空比进行调整。

占空比调整电路(duty cycle correction circuit)或占空比调整器(DDC，Duty Cycle Corrector)用于调整时钟信号的占空比。占空比调整电路通常可以分为数字调整方式或模拟调整方式的占空比调整电路。数字调整方式的占空比调整电路通常具有较高的环路稳定性和较快的调整时间，但调整精度和调整的频率的范围、占空比范围有限，且结构复杂。模拟调整方式的占空比调整电路则具有高精度、宽范围、结构简单的特点。

图1是现有的占空比调整电路，其中CK_in为输入的时钟信号，CK_out为经过调整后的时钟信号，然而采用图1所示的占空比调整电路，调整后的时钟信号往往达不到50％的占空比，且该调整电路较复杂。另外，在实际应用中，也会需要将输入的时钟信号的占空比调整到预期的占空比。

因此，如何能够提供一种结构简单且能输出预期占空比的时钟信号的电路成为目前亟待解决的问题之一。

关于占空比调整电路的相关技术还可以参见公开号为101478300的中国专利申请。

发明内容

本发明解决的问题是提供一种结构简单且能输出预期占空比的占空比调整电路。

为了解决上述问题，本发明提供了一种占空比调整电路，用于调整第一时钟信号的占空比，以得到第三时钟信号，包括：脉宽调整单元、整形单元和反馈单元；其中，

所述脉宽调整单元，输入所述第一时钟信号和控制信号，输出第二时钟信号；

所述整形单元，输入所述第二时钟信号，输出所述第三时钟信号；

所述反馈单元包括：二分频器和控制信号产生单元；所述二分频器输入所述第三时钟信号，输出第四时钟信号；所述控制信号产生单元输入所述第三时钟信号和第四时钟信号，输出所述控制信号。

可选的，所述脉宽调整单元包括：第一晶体管和第二晶体管；

所述第一晶体管的栅极输入所述控制信号，所述第二晶体管的栅极输入所述第一时钟信号；

所述第一晶体管的漏极与所述第二晶体管的漏极相连接输出所述第二时钟信号；

所述第一晶体管的源极连接第一电压源，所述第二晶体管的源极连接第二电压源。

可选的，所述整形单元包括多个串接的反相器。

可选的，所述控制信号产生单元包括：第一电荷泵、第二电荷泵、放大器、第一电容、第二电容和第三电容；

所述第一电荷泵的输入端输入所述第三时钟信号，输出端与所述第一电容的第一端相连接；

所述第二电荷泵的输入端输入所述第四时钟信号，输出端与所述第二电容的第一端相连接；