[发明专利]不具有专用传输门晶体管的差分读出放大器

权利要求书

1.一种用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器，包括：

第一CMOS反相器，其具有连接到第一位线(BL)的输出端和连接到与所述第一位线互补的第二位线(/BL)的输入端，

第二CMOS反相器，其具有连接到所述第二位线(/BL)的输出端和连接到所述第一位线(BL)的输入端，

每个CMOS反相器包括：

具有漏极和源极的上拉晶体管(M21，M22)，以及

具有漏极和源极的下拉晶体管(M31，M32)

每个CMOS反相器的上拉晶体管(M21，M22)和下拉晶体管(M31，M32)具有公共漏极，

所述读出放大器具有一对传输门晶体管，该对传输门晶体管被设置成将所述第一位线和第二位线(BL，/BL)连接到第一全局位线和第二全局位线(IO，/IO)，以便分别在所述第一位线和第二位线(BL，/BL)与所述第一全局位线和第二全局位线(IO，/IO)之间传递数据，

其特征在于，所述传输门晶体管由所述上拉晶体管(M21，M22)或者由所述下拉晶体管(M31，M32)构成。

2.根据权利要求1所述的用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器，其中所述上拉晶体管(M21，M22)和所述下拉晶体管(M31，M32)为至少具有第一控制栅和第二控制栅的多栅晶体管，以及其中

所述上拉晶体管(M21，M22)的第二控制栅被上拉第二控制信号(φ_PBG)驱动，

所述下拉晶体管(M31，M32)的第二控制栅被下拉第二控制信号(φ_NBG)驱动。

3.根据权利要求2所述的用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器，其中在包括通过绝缘层与基底衬底隔开的半导体材料薄层的绝缘体上半导体衬底上制造所述差分读出放大器，以及其中所述第二控制栅为形成在绝缘层下方的基底衬底中的背控制栅。

4.根据权利要求2所述的用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器，其中所述晶体管为具有独立双栅的FinFET器件。

5.根据权利要求2至4中任一项所述的用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器，进一步包括均衡晶体管(M50)，所述均衡晶体管(M50)的源极和漏极分别耦合到所述第一位线和第二位线(BL，/BL)其中之一。

6.根据权利要求5所述的用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器，其中所述均衡晶体管(M50)为至少具有连接到一起的第一控制栅和第二控制栅的多栅晶体管。

7.根据权利要求5至6中任一项所述的用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器，其中所述均衡晶体管(M50)为实际上设置在所述上拉晶体管(M21，M22)之间的P-MOS型晶体管。

8.根据权利要求2至7中任一项所述的用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器，所述差分读出放大器具有被设置为分别耦合到所述第一位线和第二位线(BL，/BL)的一对预充电晶体管，以便将所述第一位线和第二位线(BL，/BL)预充电到预充电电压，其中所述预充电晶体管由所述上拉晶体管(M21，M22)或所述下拉晶体管(M31，M32)构成。

9.根据权利要求2至8中任一项所述的用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器，其中

所述传输门晶体管由所述上拉晶体管(M21，M22)构成，以及

所述下拉晶体管(M31，M32)的源极电耦合并连接到下拉电压源，在所述下拉晶体管(M31，M32)的源极与所述下拉电压源之间不存在中间晶体管。

10.根据权利要求2至8中任一项所述的用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器，其中

所述传输门晶体管由所述下拉晶体管(M31，M32)构成，以及

所述上拉晶体管(M21，M22)的源极电耦合并连接到上拉电压源，在所述上拉晶体管(M21，M22)的源极与所述上拉电压源之间不存在中间晶体管。