[发明专利]半导体器件结构的制造方法

说明书

技术领域

本发明涉及集成电路的制备方法，尤其涉及一种具有高介电常数介质层及金属栅极的半导体器件结构中，在不同区域形成不同厚度介质层的制造方法。

背景技术

随着半导体器件的集成度越来越高，半导体器件工作需要的电压和电流不断降低，晶体管开关的速度也随之加快，随之对半导体工艺各方面要求大幅提高。现有技术工艺已经将晶体管以及其他种类的半导体器件组成部分做到了几个分子和原子的厚度，组成半导体的材料已经达到了物理电气特性的极限。

随着半导体器件的栅极工艺进入了一个新的阶段，业界面临的新一挑战即为组成半导体器件的栅极氧化层，又称栅介质层，现有的工艺通常采用二氧化硅(SiO₂)作为栅介质层的材料。随着栅介质层厚度不断减小，作为阻隔栅导电层和其下层(例如半导体衬底)之间的绝缘层，二氧化硅层已经达到了极限，随之增加的漏电流会使半导体器件无法正常工作。

因此，业界找到了比二氧化硅具有更高的介电常数和更好的场效应特性的材料-高介电常数材料(High-K Material)，其介电常数值高于二氧化硅的介电常数(3.9)，用以更好的分隔栅极和晶体管其他部分，大幅减少漏电量。同时，为了与高介电常数材料兼容，采用金属材料代替原有多晶硅作为栅导电层材料，从而形成了新的栅极结构-金属栅极。

针对半导体器件结构中不同区域需要形成若干NMOS晶体管和PMOS晶体管，或者有各种不同操作电压的晶体管，这样不同的晶体管根据工作要求开启电压就不尽相同，因此不同的区域要求不同的介质层。因此，亟待提供一种可以在不同区域形成不同厚度的栅氧化层，又可以形成不同厚度的高k介质层。如此可以更精确控制晶体管的操作电压的制造方法。

发明内容

本发明的目的在于提供一种具有高介电常数介质层及金属栅极的半导体器件结构中，在不同区域形成不同厚度的栅氧化层，以及不同厚度的高k介质层的制造方法。

为解决上述问题，本发明提供一种半导体器件结构的制造方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述半导体衬底上依次覆盖第一层间介质层和第一高介电常数介质层；刻蚀去除第一区域上的第一高介电常数介质层和第一层间介质层；在所述第一区域上形成第二层间介质层；在所述半导体衬底上覆盖第二高介电常数介质层。

进一步的，所述第一层间介质层的材质为氧化硅，采用热氧化法或化学气相沉积法形成。

进一步的，第一高介电常数介质层的材质为介电常数高于二氧化硅的节电材料，所述第一高介电常数介质层采用原子层沉积法沉积形成。

进一步的，所述第一高介电常数介质层的厚度为5～20埃。

进一步的，刻蚀去除第一区域上的第一高介电常数介质层和第一层间介质层的步骤包括：在第二区域上方的第一高介电常数介质层上形成图案化的光刻胶，所述图案化的光刻胶暴露所述第一区域上的第一高介电常数介质层；以所述图案化的光刻胶为掩膜，进行刻蚀工艺，以去除第一区域上的第一高介电常数介质层和第一层间介质层。

进一步的，采用原子层刻蚀法刻蚀所述第一高介电常数介质层，采用原子层刻蚀法或湿法刻蚀去除所述第一层间介质层。

进一步的，所述第二层间介质层的材质为氧化硅，采用热氧化法或化学气相沉积法形成。

进一步的，所述第二高介电常数介质层的材质为介电常数高于二氧化硅的节电材料，所述第二高介电常数介质层采用原子层沉积法沉积形成。

进一步的，所述第二高介电常数介质层的厚度为5～20埃。

综上所述，本发明所述半导体器件结构的制造方法在具有高介电常数介质层及金属栅极的半导体器件结构中，在不同开启电压的晶体管结构上形成不同厚度的栅氧化层和不同厚度的高K介质层，从而精确控制半导体器件结构上不同区域的操作电压，制造方法简单易行，节约成本。

附图说明

图1为本发明一实施例中半导体器件结构的制造方法的流程示意图。

图2～图6为本发明一实施例中半导体器件结构的制造过程的结构示意图。

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。

其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。