[发明专利]半导体器件制造方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体器件制造方法。

背景技术

现有的半导体器件中，主要使用块状硅作为基底之用，而高操作速度与低能量消耗的要求则可通过缩小基底上的半导体器件的尺寸而达成，例如缩减基底上的金属氧化物半导体场效应晶体管(MOSFET)的尺寸。然而，MOSFET的尺寸缩减然受限于其内的二氧化硅基的栅介电材料，且当其尺寸缩减时可能遭遇到栅极漏电流的问题。因此，为了降低栅极漏电流，栅介质层便采用特定介电材料，例如为具有高介电常数(K)的介电材料，以取代传统的二氧化硅材料。

然而，栅介电材料应用高K介电材料的限制之一即为形成于栅极堆叠结构的边角边缘的鸟嘴侵入物(bird’s beak encroachment)，其是为横向侵入于高介K介电材料与基底之间的二氧化硅。鸟嘴侵入物通常具有一拔锥(tapered)的外形。形成于栅极堆叠结构边角的二氧化硅材质的鸟嘴显著地降低了有效栅介电材料的介电常数且增加了其等效氧化物厚度。

图1显示了具有二氧化硅的横向侵入物104的现有半导体器件，其包括形成于一基底100上的采用高K介电材料的一栅极堆叠结构。在此，高介电常数通常是指高于3.9的一介电常数，亦即为高于二氧化硅的一介电常数。在该半导体器件制造过程中，栅极堆叠结构通过在基底100上依次沉积高K材料层和多晶硅层，然后图案化多晶硅层和高K材料层，形成栅介质层101和栅电极102，所述栅介质层101和栅电极102构成栅极堆叠结构。形成所述栅极堆叠结构的图案化过程，例如干法蚀刻，会对于栅介质层101及栅电极102造成损伤。对于栅介质层101的损伤会影像栅介质层101的完整性，进而引起栅介质层101的可靠性问题。而对于栅电极102的损伤也会导致MOS器件的漏电流问题增加。因此现有技术中一般会采用多晶硅的再氧化(re-oxidation)工艺以避免上述图案 化过程对多晶硅层及栅介质层101的损伤，具体地说，在图案化所述高K材料层和多晶硅层之后，进行氧化工艺，在栅极堆叠结构表面及基底100上形成氧化层。通过多晶硅的再氧化工艺，可增加栅介质层的完整性，并可修补多晶硅层的损伤。

然而，现有技术的再氧化工艺会在栅极堆叠结构的侧壁和顶部产生微笑效应(Smile effect)105，即栅极堆叠结构对应的氧化层的厚度，特别是多晶硅层侧壁及顶部的氧化层的厚度差异相当显著，该氧化层的厚度差异将对后续制程产生不利影响。

而且，现有技术再氧化工艺会在栅极堆叠结构的底部边缘，即栅介质层101下方形成栅极横向侵入物104，亦称为鸟嘴侵入物，该鸟嘴侵入物造成了栅极堆叠结构底部的微笑效应(Smile effect)，即大幅地增加栅极堆叠结构的有效氧化物厚度，同时由于横向侵入物104的二氧化硅材质介电常数通常低于高K介电材料形成的栅介质层101的介电常数，因而会降低栅电极102与主动区间(active area)的栅介质层102的介电常数，使得栅介质层品质下降，栅电极对沟道的控制性能降低。

发明内容

本发明的目的在于提供一种半导体器件制造方法，能够避免栅极结构底部边缘的鸟嘴侵入物的形成，同时改善栅极结构的微笑效应，提高栅极结构的厚度均匀性。

为了解决上述问题，本发明提供一种半导体器件制造方法，包括以下步骤：

提供半导体衬底，在所述半导体衬底上依次沉积栅介质层、虚拟栅极层；

图案化所述虚拟栅极层和栅介质层以形成栅极堆叠结构；

湿法清洗包括所述栅极堆叠结构的器件表面，并在所述器件表面沉积纯氮化硅层；

在所述栅极堆叠结构两侧的半导体衬底中进行轻掺杂源/漏区离子注入；

在所述栅极堆叠结构两侧的半导体衬底上方形成侧墙；

在所述栅极堆叠结构两侧的半导体衬底中进行重掺杂源/漏区离子注入；

在所述纯氮化硅层上方沉积接触孔刻蚀停止层并顶部平坦化至所述虚拟栅 极层；

移除所述虚拟栅极层形成接触孔，并在所述接触孔中填充多晶硅或金属以形成栅电极。

进一步的，所述栅介质层的介电常数高于二氧化硅。

进一步的，所述栅介质层为介电常数大于3.9的介电材料。

进一步的，所述虚拟栅极层为多晶硅或金属。

进一步的，所述纯氮化硅层通过硅烷和氨气的化学气相沉积形成。

进一步的，所述纯氮化硅层厚度为1nm～30nm。

进一步的，所述制造方法还包括：在所述器件表面沉积纯氮化硅层之后，继续沉积氧化硅层和/或氮氧化硅层。