[发明专利]基于FPGA的步进频率像拼接的实现方法

权利要求书

1.一种基于FPGA的步进频率像拼接的实现方法，包括如下步骤：

(1)对存储在FPGA存储器中的采样值数据在相同距离门内按照脉冲顺序进行数据重排；

(2)在FPGA中调用FPGA生产商提供的的傅里叶变换硬核，通过对硬核实例化，对重排后的数据进行逆傅里叶变换IFFT处理，得到IFFT数据；

(3)在FPGA中调用FPGA生产商提供的乘法器硬核和开平方硬核，对IFFT数据求模；

(4)在FPGA中利用输入时钟信号、复位信号、信号脉冲宽度、重频、步进频率间隔、步进频率跳频点数和采样频率产生全局控制信号，该全局控制信号包括操作使能信号、模块控制信号以及有效数据信号，其中模块控制信号包括计数信号和标志信号；

(5)利用模块控制信号和操作使能信号在IFFT求模结果中，删除无效区数据；

(6)对模块控制信号延迟一个时钟，得到延迟后的计数信号和延迟后的标志信号；

(7)利用有效数据信号以及延迟后的计数信号和延迟后的标志信号，对删除无效区数据后的IFFT求模结果按距离顺序重排，得到重排后的输出数据和输出使能；

(8)利用步骤(7)中的输出使能，在FPGA中产生局部控制信号，其中局部控制信号包括局部标志信号和局部计数信号；

(9)利用操作使能信号以及局部控制信号对步骤(7)中得到的重排后的数据结果，将第m个IFFT的结果的有效数据按照距离顺序取出，放入FPGA存储器中，并与存储器中已经存在的点迹提取数列进行同距离比较，如果所取数据比存储器中所存原有点迹数据大，则用所取数据替换掉存储器中对应原有数据，得到最终的点迹拼接结果，即基于FPGA的步进频率像拼接结果，其中m表示第m个采样点。

2.根据权利要求1所述的方法，其中，步骤(1)所述的对存储在FPGA存储器中的采样值数据在相同距离门内按照脉冲顺序进行数据重排，按如下步骤进行：

1a)在FPGA中调用FPGA生产商提供的计数器硬核，通过实例化的方法产生第一计数器I，计数器I每经过一个时钟的上升沿计数增加M次，其中M表示采样点数；

1b)在FPGA中调用FPGA生产商提供的计数器硬核，通过实例化的方法产生第二计数器II，计数器II每经过N个时钟上升沿计数一次，其中N是步进频率频点数；

1c)在每一个时钟上升沿，取上述两个计数器的输出结果的和作为从FPGA存储器中读取数据的地址，读取出的数据则是在同距离门内按照脉冲顺序排列。

3.根据权利要求1所述的方法，其中，步骤(4)所述的在FPGA中利用输入时钟信号、复位信号、信号脉冲宽度、重频、步进频率间隔、步进频率跳频点数和采样频率产生全局控制信号，按如下步骤进行：

4a)在FPGA中调用FPGA生产商提供的计数器硬核，通过实例化的方法产生第三计数器III，利用信号脉冲宽度、重频、步进频率间隔、步进频率跳频点数和采样频率计算出操作使能信号为高电平的位置，利用计数器III的输出结果在上述位置将操作使能信号拉高，从而形成操作使能信号；

4b)在操作使能有效的情况下调用FPGA生产商提供的计数器硬核，通过实例化的方法产生第四计数器IV，从而实现M次1～N的循环计数，作为计数信号，其中M为采样点数，N为步进频率跳频点数，其中操作使能有效，是指操作使能信号是幅值为1的高电平；

4c)在操作使能有效的情况下把对M次采样点数的计数作为标志信号；

4d)在操作使能有效的情况下利用信号脉冲宽度、重频、步进频率间隔、步进频率跳频点数和采样频率计算出IFFT求模数据有效区间的起始和结束位置信息，作为有效数据信号。

4.根据权利要求1所述的方法，其中，步骤(8)所述的利用步骤(7)中的输出使能，在FPGA中产生局部控制信号，按如下步骤进行：

8a)在输出使能有效的情况下，利用第三计数器III实现M次1～N的循环计数作为局部计数信号，其中M为采样点数，N为步进频率跳频点数，输出使能有效是指输出使能信号是幅值为1的高电平；

8b)在输出使能有效的情况下将对M次采样点数的计数作为局部标志信号。