[发明专利]移位寄存器单元、移位寄存器电路、阵列基板及显示器件

权利要求书

1.一种移位寄存器单元，其特征在于，包括：

一第一晶体管，该第一晶体管的栅极与输入信号端相连；

一上拉关闭单元，与高电平端、所述输入信号端和所述控制节点B相连；

一上拉开启单元，与低电平端、第三时钟信号端和所述控制节点B相连；

一第一上拉单元，与所述高电平端、所述控制节点B和所述第一晶体管的源极相连；

一第二上拉单元，与所述高电平端、所述控制节点B和输出端相连；

一触发单元，与第一时钟信号端、所述输入信号端和所述第一晶体管的源极相连；

一输出单元，与所述第二时钟信号端、所述输出端、所述第一晶体管的漏极相连；

其中，所述上拉关闭单元用于在所述输入信号端有低电平输入时关闭所述第一上拉单元和所述第二上拉单元，所述上拉开启单元用于在所述第三时钟信号端输入低电平时开启所述第一上拉单元和所述第二上拉单元；所述第一上拉单元在开启时用于拉高所述第一晶体管的源极电平，所述第二上拉单元用于在开启时拉高输出端电平；所述触发单元用于在所述第一时钟信号端输入低电平时将输入信号输出至所述第一晶体管的源极，所述第一晶体管用于在输入信号端输入低电平时将输入信号输入至所述输出单元，所述输出单元用于保存所述输入信号并在第二时钟信号端输入低电平时将所述输入信号输出；同时所述第一晶体管在输入信号端输入高电平的时刻保持截止状态。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元，还包括：

一第二晶体管，该第二晶体管的栅极与所述控制节点B相连，该第二晶体管的源极与所述第一晶体管的源极相连，该第二晶体管的漏极和所述第一晶体管的漏极相连；其中当所述控制节点B为低电平时所述第二晶体管保持导通以拉高所述第一晶体管的漏极电平，停止所述输出单元输出信号；当所述控制节点B为高电平时，所述第二晶体管保持截止状态。

3.根据权利要求1或2所述的移位寄存器单元，其特征在于，

所述上拉关闭单元包括：一第五晶体管，该第五晶体管的栅极连接所述输入信号端，该第五晶体管的源极连接所述高电平端，该第五晶体管的漏极连接所述控制节点B；

所述上拉开启单元包括：一第六晶体管，该第六晶体管的栅极连接所述第三时钟信号端，该第六晶体管的源极连接所述低电平端，该第六晶体管的漏极连接所述控制节点B；

所述第一上拉单元包括：一第四晶体管，该第四晶体管的栅极连接所述控制节点B，该第四晶体管的源极连接所述高电平端，该第四晶体管的漏极连接所述第一晶体管的源极；

所述第二上拉单元包括：一第七晶体管和一第二电容，该第七晶体管的栅极连接所述控制节点B，该第七晶体管的源极连接所述高电平端，该第七晶体管的漏极连接所述输出端；该第二电容的两极分别连接所述第七晶体管的栅极和漏极；

所述触发单元包括：一第三晶体管，该第三晶体管的栅极连接所述第一时钟信号端，该第三晶体管的源极连接所述输入信号端，该第三晶体管的漏极连接所述第一晶体管的源极；

所述输出单元包括：一第八晶体管和一第一电容，该第八晶体管的栅极连接所述第一晶体管的漏极，该第八晶体管的源极连接所述第二时钟信号端，该第八晶体管的漏极连接所述输出端；该第一电容的两极分别连接所述第八晶体管的栅极和漏极。

4.根据权利要求3所述的移位寄存器单元，其特征在于，所述第一时钟信号端、第二时钟信号端和第三时钟信号端的时钟信号的低电平占空比均为1∶3。

5.根据权利要求4所述的移位寄存器单元，其特征在于，所述第一时钟信号端的低电平信号结束后所述第二时钟信号端的低电平信号开始，所述第二时钟信号端的所述低电平信号结束后所述第三时钟信号端的低电平信号开始，所述第三时钟信号端的所述低电平信号结束后所述第一时钟信号端的下一个低电平时钟信号开始。

6.一种移位寄存器电路，其特征在于，包括串联的多个如权利要求1-5中任一项所述的移位寄存器单元，除第一个移位寄存器单元和最后一个移位寄存器单元外，

其余每个移位寄存器单元的输出端连接与其相邻的下一个移位寄存器单元的输入信号端。

7.一种阵列基板，其特征在于，在所述阵列基板上形成有移位寄存器电路；

所述移位寄存器电路为权利要求6所述的移位寄存器电路。

8.一种显示器件，包括：

显示区域，具有用于显示图像的多个像素；

移位寄存器电路，用于将扫描信号送至所述显示区域；以及

数据驱动电路，用于将数据信号送至所述显示区域；

其特征在于，所述移位寄存器电路为权利要求6所述的移位寄存器电路。