[发明专利]半导体器件

说明书

相关专利申请的交叉引用

本专利申请基于2011年3月23日提交的日本专利申请No.2011-065037，并且要求该日本专利申请No.2011-065037的优先权，在此以引用的方式将其全部内容并入本文。

技术领域

本文描述的实施例大体涉及一种半导体器件。

背景技术

氮化物半导体或者诸如碳化硅(SiC)之类的宽能隙半导体具有比硅(Si)的电介质击穿场强高十倍的电介质击穿场强。因此，该宽能隙半导体被期望用作实现高击穿电压和低损耗并且因此胜过硅器件的功率半导体器件的材料。例如，已经开发了包含SiC的肖特基势垒二极管(SBD)作为功率半导体器件，其具有比Si-PiN二极管更高的切换速度并且实现了更小的低损耗功率转换器。

SBD具有例如大的反向漏电流和低正向浪涌电流耐受性的问题。相反地，JBS二极管(结势垒肖特基二极管Junction Barrier Schottky Diode)和MPS二极管(合并PiN肖特基二极管Merged PiN Schottky Diode)都具有肖特基结和p-n结，JBS二极管和MPS二极管被优选用于减小反向漏电流并提高浪涌电流耐受性。

然而，当使用宽能隙半导体时，在p型半导体内难以形成具有低电阻的欧姆接触。因此，JBS或MPS结构不能足够地提高浪涌电流耐受性。此外，在这种情况下，因为p-n结区的电阻是高的，所以正向电流几乎不能在肖特基结区中流动。

因此开发一种由宽能隙半导体制成的并且能够实现更高浪涌电流耐受性和更高正向电流密度的SBD是必要的。

附图说明

图1A是示出根据实施例的半导体器件的平面图；

图1B是沿图1A中的线Ib-Ib截取的截面图；

图1C是沿图1A中的线Ic-Ic截取的截面图；

图2到图7是示出制造图1A、图1B和图1C所示的半导体器件的方法的截面图；

图8是示出根据实施例的半导体器件的正向特性的示意图；以及

图9是示出根据比较示例的半导体器件的平面图。

具体实施方式

通常，根据一个实施例，一种半导体器件包括：第一导电类型的半导体层；第二导电类型的第一区，其被选择性设置在该半导体层的第一主表面中；第二导电类型的第二区，其被选择性设置在第一主表面中并且与第一区连接；第一电极，其被设置为与该半导体层和该第一区接触；第二电极，其被设置为与该第二区接触；以及第三电极，其与半导体层的与第一主表面相对的第二主表面电气连接。

现在将参照附图来描述本发明的实施例。相同的附图标记在全部附图中表示相同的部分。将根据需要省略对相同的部分的详细描述，并且将根据需要解释不同的部分。注意，在下文将描述的实施例中，第一导电类型是n型，并且第二导电类型是p型。然而，第一导电类型可以是p型，并且第二导电类型可以是n型。

图1A、1B和1C是示出根据实施例的半导体器件100的视图。

半导体器件100例如是由SiC制成的SBD。图1A示意性示出了除阳极电极17之外的SBD的芯片表面的布局。图1B是沿图1A中的线Ib-Ib截取的截面图。图1C是沿图1A中的线Ic-Ic截取的截面图。

如图1A所示，半导体器件100包括第一p型区(第一区)3和第二p型区(第二区)5，该第一p型区3被选择性地设置在n型半导体层的n型SiC层(第一导电类型的半导体层)10的第一主表面10a中，并且该第二p型区5被选择性地设置并且与第一p型区3相连接。

第一p型区3形成在第一主表面10a中沿第一方向延伸的多个带(stripe)内。该第一方向是图1A中的竖直方向。第二p型区5沿垂直于第一方向的第二方向延伸。例如，如图1A所示，第二p型区5形成在沿水平方向延伸的带内。

第三p型区7被设置为包围该p型区3和和p型区5。沿着包括p型区3和p型区5的有源区与该有源区之外的端子区之间的边界设置该p型区7。该p型区7用作抑制在有源区的边缘发生边缘击穿的边缘端子(edgetermination)。该p型区7在下文将被称为边缘端子7。

如图1B所示，n型SiC层10例如被设置在n型SiC衬底13中。p型区3和边缘端子7被设置在n型SiC层10的第一主表面10a中。设置了N型区10b，其是由相邻的p型区3界定的n型SiC层10中的部分。

半导体器件100还包括阳极电极17，该阳极电极17用作第一电极并且被设置为与p型区3和n型区10b接触。阳极电极17还被设置为与边缘端子7的表面接触。