[发明专利]高速多通道CCD数据处理和传输系统

权利要求书

1.一种高速多通道CCD数据处理和传输系统，其特征在于包括依次连接的CCD模拟前端、数据处理单元、高速串行传输单元以及高速图像数据采集系统，CCD模拟前端把CCD探测器输出的模拟信号在采样及控制脉冲的作用下通过n个模数A/D转换器输出n通道数字图像数据给数据处理单元，完成各通道数据的同时获取；在数据处理单元中依次完成数字图像数据无缝拼接、算法处理和数据格式整合，将整合后得到单通道高速数据流、数据发送时钟、行同步信号传输给高速串行传输单元，在高速串行传输单元中，将单通道高速数据流经过LVDS串行芯片转化为高速的LVDS数据流进行传输，最终由高速图像数据采集系统对高速串行LVDS数据流进行采集，实现图像数据的实时存储与显示。

2.根据权利要求1所述的高速多通道CCD数据处理和传输系统，其特征在于数据处理单元利用FPGA来实现数字图像数据无缝拼接、算法处理和数据格式整合，包括CCD模拟前端控制器、n通道数据缓存模块、双端口RAM控制器、n通道无缝拼接模块、SRAM存储单元、高速数据处理模块、高速数据整合输出模块、自校图像发生器模块， 其中n通道数据缓存模块、n通道无缝拼接模块、高速数据处理模块、高速数据整合输出模块依次连接，CCD模拟前端控制器与CCD模拟前端相连，双端口RAM控制器与n通道数据缓存模块相连，由两片SRAM构成的SRAM存储单元与n通道无缝拼接模块相连，自校图像发生器模块与高速数据整合输出模块相连；

CCD模拟前端控制器完成对CCD探测器、A/D转换器的配置，使CCD模拟前端能够正常工作；n通道数据缓存模块通过FPGA的内部RAM资源构建n个双端口RAM，为n通道的n×m bits并行数据流的同步缓冲和处理分别提供独立存储空间；n通道无缝拼接模块以时分复用的方式利用n倍于双端口RAM写入速率的高速时钟分别读出n个双端口RAM中数据并交替存入SRAM存储单元中的一片SRAM，完成对n个通道数据的排序和无缝拼接，再以帧同步单通道的方式，在帧使能高电平有效期间，连续读出该片SRAM中已经拼接好的一帧图像数据，连同时钟信号一起送入后续的高速数据处理模块；高速数据处理模块对接收到的数据进行流水线操作，各算法依次处理拼接好的一帧图像，利用FPGA的并行处理能力完成三帧图像的同时处理，经过算法处理之后的图像发送给后续的高速数据整合输出模块；高速数据整合模块将经高速数据处理模块处理后的整帧图像拆分成间断的一行一行的行同步格式的数据流，同时输出数据发送时钟、行同步时钟，自校图像发生器模块产生高速数据整合模块所需的帧同步格式的图像信号，用于检验数据格式整合及存储是否正确。

3.根据权利要求2所述的高速多通道CCD数据处理和传输系统，其特征在于：n通道无缝拼接模块内部由控制器、选择器组成，SRAM存储单元中的两片SRAM分别挂在控制器上，而选择器又与两片SRAM相连接，控制器通过高速时钟把进来的n路数据按顺序交替写入两片SRAM中完成拼接，选择器交替选择两片SRAM中的一片将图像输出，形成连续的图像序列，具体为：

SRAM存储单元的第一片SRAM存满一帧图像时，立即以一帧连续图像的格式读出，与此同时从双端口RAM读出来的第二帧图像数据存入第二片SRAM中，存储完成后立即读取该片SRAM中数据，而此时第一片SRAM已经完成读取操作，所以将从双端口RAM读出来的第三帧图像数据又存入第一片SRAM中，两片SRAM连续进行乒乓操作，完成对图像n路数据的不间断无缝拼接。

4.根据权利要求2所述的高速多通道CCD数据处理和传输系统，其特征在于：在构建n个双端口RAM时，避免存储和读取对同一个存储单元进行操作，每个通道的双端口RAM大小正好能缓存该通道的两行图像数据，双端口RAM的存储区分为上下存储半区；为了使n通道图像数据的同步写入，n个双端口RAM共用一套地址总线ADDR_W；在读取控制上，双端口RAM1～n被映射为统一地址编码的存储空间ADDR_R；在读取数据时，被映射的读地址存储空间以写入速度的n倍读取数据，分别读出数据存入后面n通道无缝拼接模块的外部SRAM相对应的存储空间进行排序。