[发明专利]一种处理器及其运行方法

说明书

技术领域

本发明属于处理器技术领域，涉及带有能为数据高速缓存（Data Cache）提供通路预测（Way-prediction）的循环检测单元和循环缓冲器的处理器及其运行方法。

背景技术

  在当前微处理器的中，高速缓存存储器（cache，简称为“高速缓存”）是其必不可少的部件，其设置在主存储器(memory, 简称“主存储器”)和CPU之间，以便减少指令的等待处理时间。可以预测到，到2014年，高速缓存占用处理器的芯片面积可以达到94%。由于位线的充电和放电、灵敏放大和标签比较的功能，高性能的高速缓存消耗非常多的开关功耗量。据报道，Intel Pentium Pro处理器中，高速缓存的功耗大概占到33%。并且，最新研发的Niagara处理器中，数据高速缓存子系统消耗芯片总功耗的约15%。

 当前微处理器的架构中，一般使用两个高速缓存子系统：数据高速缓存和指令高速缓存。在数据高速缓存中，其可以采用组-关联高速缓存（set-associative cache）来降低缓存存储器中数据缺失率，并且，组-关联高速缓存中普遍地执行并行访问方案（parallel access scheme）。在并行访问方案中，数据高速缓存的数据阵列（data array）和地址标记阵列（tag array）同时被访问。例如，在4通路组-关联高速缓存中，数据阵列的4通路同时被访问以提取相应4块数据，根据地址标记阵列的输出结果，4块数据中至多只有一个被选择输出。这种方案的执行可以获得较高性能。但是，也可以观察到，由于额外访问了没有被输出的块数据对应通路的组-关联高速缓存（例如3路），需要消耗大量的额外功耗。

 并行访问方案之外，还有一种顺序访问方案（sequential access scheme）。在顺序访问方案中，数据阵列访问被延期到直至得知地址标记阵列的输出结果，因此，在该方案中，只需要访问数据阵列的1通路并最终将其数据输出。顺序访问方案虽然可以节省功耗，但是，其大大增加了高速缓存延迟，这导致这种方案仅限于在低功耗低性能的设计中应用。

发明内容

本发明的目的之一，降低处理器中的高速数据缓存的功耗并且基本不增加高速数据缓存的延迟。

本发明的还一目的在于，降低处理器中的指令提取单元和/或指令解码单元的功耗。

为实现以上目的或者其他目的，本发明提供以下技术方案。

按照本公开的一方面，提供一种处理器，包括指令高速缓存、指令提取单元、指令解码单元、重新数列缓冲器、保留站、执行单元和数据读取存储单元；其特征在于，所述数据读取存储单元中的数据高速缓存为n通路的组-关联数据高速缓存；该处理器还包括：

循环检测单元，和

循环缓冲器；

其中，所述循环检测单元用于从所述指令解码单元的输出的解码指令中检测出循环体，并且，至少将该循环体对应的解码指令和所述数据高速缓存的关联通路信息存储至所述循环缓冲器；

在该循环体的迭代运行过程中，所述循环检测单元中止所述指令提取单元和/或指令解码单元的运行，所述循环缓冲器基于其存储的所述关联通路信息为所述数据高速缓存提供通路预测；

n为大于或等于2的整数。

按照本发明一实施例的处理器，其中，在该循环体的迭代运行过程中，所述循环缓冲器将其存储的所述解码指令输出至所述重新数列缓冲器，所述解码指令为微操作。

按照本发明一实施例的处理器，其中，所述数据高速缓存包括：地址标签阵列和数据阵列；

在所述循环检测单元未检测出所述循环体时，所述地址标签阵列用于控制数据阵列的n个数据通路的访问的选择输出；

在该循环体的迭代运行过程中，所述循环检测单元中止所述地址标签阵列的运行。

具体地，所述数据读取存储单元中设置有多路选择器。

优选地，所述处理器为服务器中的处理器。

按照本公开的又一方面，提供一种以上所述处理器的运行方法，其包括步骤：

循环检测单元从所述指令解码单元的输出的解码指令中检测是否为循环体；

如果检测为循环体并且该循环体为新循环体，至少将该循环体对应的解码指令和所述数据高速缓存的关联通路信息存储至所述循环缓冲器；

如果检测为循环体并且该循环体为正迭代运行的循环体，所述循环检测单元中止所述指令提取单元和/或指令解码单元的运行，所述循环缓冲器基于其存储的所述关联通路信息为所述数据高速缓存提供通路预测。