[发明专利]延迟锁定回路系统以及自动重置延迟锁定回路的方法

说明书

技术领域

本发明涉及于延迟锁定回路(delay locked loop，DLL)，更具体地说，指一种具有自动重置功能的延迟锁定回路系统与相关自动重置方法。

背景技术

延迟锁定回路为在一阶反馈电路中包含有一可变延迟线(variable delay line)的装置，而该一阶反馈电路系用以基于一输入参考信号来锁定一输出相位。动态随机存取存储器为延迟锁定回路的一种典型应用，延迟锁定回路用来于其中将具有外部时钟输入VCLK的数据(DQ)与动态随机存取存储器的数据输出频闪(DQS)进行同步。当延迟锁定回路处于一锁定状态时，该数据频闪信号的前沿(rising edge)将会对齐该外部时钟的前沿，而此一特性应当在系统所定义的一时钟频率中维持稳定。

当外部时钟频率在延迟锁定回路被锁定之后产生改变时，延迟锁定回路必须追踪并且重新锁定至新的相位，虽然根据JEDEC标准的规范，每当时钟频率一发生改变时，大多数的系统会进行延迟锁定回路的重置，但这并非一定会发生于每一个系统，且延迟锁定回路将会因此必须要从原本同步的位置重新同步至正确的信号沿。若是相位偏移很小，延迟锁定回路将可相对快速地执行此操作，但若是相位偏移很大，则延迟锁定回路将会需要一段很长的时间来进行重新同步。

发明内容

因此，本发明的目的之一在于提出一种于时钟频率具有大的相位偏移的改变之后会自动重置的延迟锁定回路系统与相关自动重置方法，以解决上述的问题。

依据本发明的第一层面，其揭示一种延迟锁定回路系统。该延迟锁定回路系统包含有一时钟接收器、一延迟线、一控制回路以及一N°相位传感器。该时钟接收器用来接收该外部时钟且产生一时钟信号。该延迟线耦接于该时钟接收器，用来产生一延迟时钟信号。该控制回路用来追踪该时钟信号与该延迟时钟信号之间的一相位差且于该相位差为零时锁定该延迟线。该N°相位传感器耦接于该控制回路，用来检测该时钟信号与该延迟时钟信号之间的该相位差且于所检测到的相位差大于N°时输出一正信号，其中该正信号产生一重置信号至该延迟锁定回路系统。

依据本发明的第二层面，其揭示一种于一外部时钟的一频率改变之后自动重置一延迟锁定回路系统的方法。该自动重置方法包含有：接收该外部时钟作为一时钟信号；产生一延迟时钟信号；检测该时钟信号与该延迟时钟信号之间的一相位差；当所检测到的相位差大于N°时输出一正信号；以及根据该正信号来产生一重置信号至该延迟锁定回路系统。

本发明提供一延迟锁定回路系统，其可于外部时钟与内部时钟之间发生一大幅度的相位差时自动重置。N°相位传感器的设计用来于一相位差大到使得延迟锁定回路的快速重新追踪无法进行时强制执行一重置操作。因此，本发明提供了一种可于时钟频率改变后快速锁定的延迟锁定回路。

附图说明

图1为本发明延迟锁定回路系统的一实施例的示意图。

图2A为本发明延迟锁定回路系统在操作时可能发生的一第一种状况的时序示意图。

图2B为本发明延迟锁定回路系统在操作时可能发生的一第二种状况的时序示意图。

图2C为本发明延迟锁定回路系统在操作时可能发生的又一第三种状况的时序示意图。

其中，附图标记说明如下：

100            延迟锁定回路系统

124            延迟锁定回路/责任周期修正延迟线

112            时钟接收器

118            输入逻辑电路

126            复用器

155            反馈延迟单元

140            控制器

143            移位暂存器

145            滤波器

147、150       相位传感器

160            延迟锁定回路逻辑单元

162            控制逻辑电路

164            重置逻辑电路

具体实施方式

本发明着重在提供一种于一外部时钟信号的相位有大幅变化时可以自动重置的延迟锁定回路。