[发明专利]测试系统

说明书

技术领域

本发明涉及测试系统，特别涉及共用寄存器的测试系统。

背景技术

传统上，在测试eSRAM(embedded SRAM，内嵌式SRAM)时，会使用一内建自测电路(Built-In Self Test，BIST)，其将数据由内建自测电路输出后，储存至待测试的SRAM并输出SRAM储存过的数据来据以判断SRAM是否有问题。而为了内建自测电路跟存储器之间时序的同步，SRAM的输出端会有一个管线寄存器(pipeline register)，此寄存器只在测试SRAM时启动。

除了前述SRAM的测试之外，一般还会对电路进行电路功能的测试(或称扫瞄测试，scan test)，也即将一信号从一逻辑电路传送到另一逻辑电路，来测试信号传送路径和逻辑电路的功能是否有问题。此状态下，为了要隔离SRAM和逻辑电路以增加逻辑电路的可测试范围(test coverage)，会增加一旁通电路。此旁通电路具有一寄存器和另一逻辑单元(例如一XOR门，逻辑门)，但此旁通电路仅在进行电路功能测试时会启动。因此，增加的旁通电路寄存器和管线寄存器，会增加相当多的电路面积。

除此之外，有相当多的发明被提出来以隔离SRAM和旁通电路。例如专利号US 6973631的美国专利中，使用了不同的旁通电路，来隔离SRAM和旁通电路。但此种做法，不仅增加了旁通电路的面积，还须在SRAM外围加入寄存器来增加SRAM的可测试范围。如此更恶化了电路面积增加的问题。此外，专利号US 0204239的美国专利中，使用了多路复用器来切换SRAM的输入，并使用逻辑内建自测电路(logic BIST)测试逻辑电路。然而，逻辑内建自测电路的面积相当大，硬件成本较高，且测试时间较长。

纵上所述，已知技术中为了隔离SRAM和逻辑电路的技术手段，都有电路面积过大的问题。

发明内容

因此，本发明的一目的为提供一种可节省电路面积的测试系统。

本发明的一实施例披露了一种测试系统，包含：一内建自测电路，用以产生一第一信号；一储存装置，耦接至该内建自测电路，用以储存该第一信号以形成一第二信号；一第一逻辑电路，耦接至该储存装置，用以产生一第三信号；一第二逻辑电路，耦接至该储存装置；一寄存器，耦接至该储存装置以及该第二逻辑电路；以及一旁通电路，耦接至该内建自测电路、该第一逻辑电路以及该寄存器；其中在一第一模式时，该内建自测电路传送该第一信号至该储存装置，且该储存装置输出该第二信号至该寄存器进行寄存后，该寄存器将寄存的该第二信号传送至该内建自测电路以进行对该储存装置的测试；在一第二模式时，该第一逻辑电路传送一第三信号至该寄存器进行寄存后，该寄存器将寄存的该第三信号传送至该第二逻辑电路，以对该第一逻辑电路至该第二逻辑电路间信号的传送路径进行测试，或是对该第一逻辑电路和该第二逻辑电路的至少其中之一进行测试。

本发明的另一实施例披露了一种测试系统，包含：一内建自测电路，用以产生一第一信号；一储存装置，耦接至该内建自测电路，用以储存该第一信号以形成一第二信号；一第二逻辑电路，耦接至该储存装置；一寄存器，耦接至该储存装置以及该第二逻辑电路；以及一旁通电路，耦接至该内建自测电路以及该寄存器；其中在一第一模式时，该内建自测电路传送该第一信号至该储存装置，且该储存装置输出该第二信号至该寄存器进行寄存后，该寄存器将寄存的该第二信号传送至该内建自测电路以进行对该储存装置的测试；在一第二模式时，该内建自测电路传送一第四信号经由该旁通电路至该寄存器进行寄存后，该寄存器将寄存的该第四信号传送至该第二逻辑电路，以对该内建自测电路和第二逻辑电路间的信号传送路径进行测试，或是对该内建自测电路和该第二逻辑电路的至少其中之一进行测试。

本发明的又一实施例提供了一种测试系统，包含：一第一路径，用以测试一储存装置；一第二路径，用以对一第一逻辑电路至一第二逻辑电路间的信号的传送路径进行测试，或是对该第一逻辑电路和该第二逻辑电路的至少其中之一进行测试；以及一寄存器，该第一路径和该第二路径共用该寄存器来分别寄存测试时所用的信号。

经由前述的实施例，本发明可使两个测试模式共用一寄存器，藉此减少电路的面积。而且，包含寄存器的切换电路的结构可随着不同的成本需求和设计需求而变化。

附图说明

图1示出了根据本发明的实施例的测试系统。

图2和图3示出了根据本发明的实施例的测试系统的较详细结构。

【主要元件符号说明】

100测试系统

101内建自测电路

103第一逻辑电路