[发明专利]具有均衡化串扰的电路互连

说明书

相关申请的交叉引用

本申请要求2011年1月28日提交的名为“Board with EqualizedCrosstalk for Parallel Busses”的美国临时专利申请No.61/437,187以及2011年7月28日提交的名为“Board with Equalized Crosstalk forParallel Busses”的美国临时专利申请No.61/512,681的优先权，它们都全部并入这里。

技术领域

这里描述的技术总体涉及电路互连，更具体地涉及电路互连干扰控制。

背景技术

当针对诸如导电印刷电路板迹线(trace)之类的平行接口而对信号载体进行布线时，贯穿于这些信号载体彼此物理地平行延伸的接口的一部分，信号载体之间的间隔通常是均匀的。对于其中数据在平行接口的信号载体之间划分并且同时传输(例如根据时钟信号)的平行同步总线，信号载体间的串扰干扰对数据吞吐能力的减少点可能变得重要。因为平行同步总线需要沿总线的所有信号载体同时传输数据，所以最受干扰影响的信号载体对整个总线的最大传输速度施加上限。

上面的描述作为本领域相关技术的总体概览提出，而不应该解释为承认它包括的任何信息构成相对本专利申请的现有技术。

发明内容

提供了电路互连的系统和方法的示例。在本公开的一个实施例中，电路互连包括介电层。平行同步总线布置在介电层上。平行同步总线包括至少四个导电迹线。导电迹线沿其中导电迹线物理地平行排列的总线的一部分彼此非均匀间隔，使得导电迹线间的串扰干扰跨各导电迹线基本均衡化。

在本公开的另一施实施例中，电路互连包括介电层和穿过介电层的多个通孔。配置通孔使得通孔间的串扰干扰跨各通孔基本在相同水平。该配置包括电路互连上一个通孔相对于其它通孔的定位，一个通孔相对其它通孔的大小以及一个通孔相对其它通孔的材料成分中的一个或多个。

附图说明

图1描绘了具有非均匀间隔迹线的平行同步总线。

图2是描绘平行同步总线的均匀间隔迹线间的示例串扰干扰的图表。

图3是描绘通过数据线的非均匀间隔而实现的中心数据线处的串扰干扰的减少以及外围数据线处的串扰干扰的增加的示例的图表。

图4提供了平行同步总线的一部分的近距离视图。

图5描绘了电路互连，其具有被间隔以在数据线间均衡化串扰干扰的平行中间部分中的数据线。

图6A和6B描绘了多层电路互连，其中总线的数据线迹线可提供在电路互连的不同层上。

图7描绘了电路互连的通孔之间的串扰的均衡化。

具体实施方式

平行同步总线常用来连接电路元件，从而电路元件可单向或双向通信数据(模拟或数字)。常规的平行同步总线可包括多个信号载体，其物理地平行排列并配置为与时钟信号同时而同步传输数据，从而实现高数据通过速率(例如八个数据线同步传输字节的一个比特)。虽然平行同步总线可实现高数据速率，但这样的总线可能易受到特定类型的干扰，该干扰实际上可能限制数据可被传输的速度。例如，沿着沿总线平行延伸的信号载体(例如印刷电路板或球栅阵列衬底上的导电迹线)的数据传输可产生通常被称为串扰干扰或抖动(jitter)的电容性或电感性耦合。经常以mV为单位测量的由信号载体经历的串扰干扰可以限制信号载体的最大数据吞吐能力。由于平行同步总线的信号载体同时传输较大数据单元的各自部分，所以最受干扰影响以及由此具有最低的最大数据速率的信号载体成为整个总线的最大数据速率的限制者，这是因为平行同步总线的所有其它信号载体必须减慢到最受干扰影响的信号载体上的数据速率，以使总线上传送的数据保持同步。