[发明专利]移位寄存器、栅极驱动装置和显示装置

说明书

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器、栅极驱动装置和显示装置。

背景技术

传统的LTPS(低温多晶硅)shift register(移位寄存器)采用反相器和传输门组成，一般具有两个锁存器。利用锁存器来锁存输出信号，利用传输门的开关来实现信号的延迟和移位。

图1是传统移位寄存器，主要由两个D触发器构成，D为输入端，Q为输出端，reset为复位端，clk_和clk是两个反相的时钟信号，传统的移位寄存器的操作原理如下：当时钟开启第一个D触发器后，上一级移位寄存器输入的电平信号进入第一个D触发器，由于此时第二个D触发器前端的传输门关闭，因此信号不能进入第二个D触发器，当下一个时钟到来，第一个D触发器输入关闭，同时第一个D触发器将输入信号锁存，此时第二个D触发器开启，输入信号进入第二个D触发器并输出。由此信号实现了从上一级移位寄存器到下一级移位寄存器的移位操作。D触发器的实现需要2个传输门、1个反相器和一个与非门，而一个移位寄存器需要两个D触发器，因此虽然传统的移位寄存器经典，然而使用了较多的门电路，电路构成过于复杂，同时需要较大的排版空间，不利于panel(面板)窄边框的实现。

发明内容

本发明的主要目的在于提供一种移位寄存器、栅极驱动装置和显示装置，仅采用一个锁存器即可实现信号的移位。

为了达到上述目的，本发明提供了一种移位寄存器，包括锁存器、传输门、第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和第一反相器，其中，

所述第一薄膜晶体管，栅极与所述移位寄存器的复位端连接，源极与驱动电源的高电平输出端连接，漏极分别与所述第二薄膜晶体管的漏极和所述锁存器的输入端连接；

所述第二薄膜晶体管，栅极与所述移位寄存器的输入端连接，源极与驱动电源的低电平输出端连接；

所述锁存器的正相输出端与所述传输门的正相控制端连接，所述锁存器的反相输出端与所述传输门的反相控制端连接；

所述第三薄膜晶体管，栅极与所述锁存器的反相输出端连接，源极与驱动电源的低电平输出端连接，漏极与所述第一反相器的输入端连接；

所述传输门的输出端与所述第三薄膜晶体管的漏极连接，所述传输门的输入端与时钟信号输入端连接；

所述第三薄膜晶体管的漏极与所述移位寄存器的正相输出端连接，所述第一反相器的输出端与所述移位寄存器的反相输出端连接。

实施时，所述第一薄膜晶体管是p型TFT；

所述第二薄膜晶体管和所述第三薄膜晶体管是n型TFT。

实施时，所述锁存器包括第二反相器和第三反相器，其中，

所述第二反相器的输入端和所述第三反相器的输出端连接；

所述第二反相器的输出端与所述第三反相器的输入端连接；

所述第二反相器的输入端为所述锁存器的输入端；所述第二反相器的输出端为所述锁存器的正相输出端；

所述第三反相器的输出端为所述锁存器的反相输出端。

实施时，所述第三反相器包括第四薄膜晶体管和第五薄膜晶体管，所述第二反相器包括第六薄膜晶体管和第七薄膜晶体管；

所述第四薄膜晶体管，栅极与所述传输门的正相控制端连接，源极与驱动电源的高电平输出端连接，漏极与所述第一薄膜晶体管的漏极连接；

所述第五薄膜晶体管，栅极与所述传输门的正相控制端连接，源极与驱动电源的低电平输出端连接，漏极与所述第一薄膜晶体管的漏极连接；

所述第六薄膜晶体管，栅极分别与所述第一薄膜晶体管的漏极和所述传输门的反相控制端连接，源极与驱动电源的高电平输出端连接，漏极与所述传输门的正相控制端连接；

所述第七薄膜晶体管，栅极分别与所述第一薄膜晶体管的漏极和所述传输门的反相控制端连接，源极与驱动电源的低电平输出端连接，漏极与所述传输门的正相控制端连接；

所述第六薄膜晶体管的漏极为所述锁存器的正相输出端；

所述第四薄膜晶体管的漏极为所述锁存器的反相输出端；

所述第六薄膜晶体管的栅极为所述第二反相器的输入端，所述第四薄膜晶体管的栅极为所述第三反相器的输入端；

所述第四薄膜晶体管和所述第六薄膜晶体管为p型TFT；

所述第五薄膜晶体管和所述第七薄膜晶体管为n型TFT。

实施时，所述传输门包括第八薄膜晶体管和第九薄膜晶体管；

所述第八薄膜晶体管的源极与所述第九薄膜晶体管的漏极连接，所述第九薄膜晶体管的源极与所述第八薄膜晶体管的漏极连接；