[发明专利]半导体器件

说明书

相关申请的交叉引用

2011年3月4日提交的日本专利申请第2011-48053号所公开全部内容(包括说明书、附图和摘要)在此通过引用并入本文。

背景技术

本发明涉及半导体器件，尤其涉及当应用于装配有诸如SRAM之类的存储器的半导体器件时有效的技术。

例如，专利文献1公开了一种半导体存储器件，所述半导体存储器件使用装配有多个虚拟单元的虚拟电路来产生读出放大器使能信号。专利文献2公开了在单一位线系统的半导体存储器件中，所述半导体存储器件被配置成使与该位线副本耦合的存储单元晶体管副本的栅极长度设置得比存储单元晶体管正本的栅极长度更长，在所述单一位线系统中，读操作时序是由位线副本的操作决定的。专利文献3公开了一种半导体集成电路器件，所述半导体集成电路器件装配有第一位线副本和第二位线副本，所述第一位线副本和所述第二位线副本分别耦合至存储单元副本，并且所述半导体集成电路器件装配有将所述第一位线副本的输出信号输入至所述第二位线副本的反相器电路，并且所述半导体集成电路器件通过使用分离的位线副本来生成读出放大器使能信号。

(专利文献)

(专利文献1)日本专利第2004-95058号公报

(专利文献2)日本专利第2006-31752号公报

(专利文献3)日本专利第2010-165415号公报

发明内容

近年来，随着半导体器件的几何尺寸越来越精细，MOS晶体管之间的变化已成为重要的课题。因此，例如，在包含于半导体器件中的存储器(典型地为SRAM(静态随机存取存储器)组件)中，考虑到SRAM存储单元中的变化而执行时序设计变得重要。如专利文献1至专利文献3所公开的，这样的时序设计方法中的一种方法是在读取时使用虚拟存储单元(存储单元副本)和虚设位线(位线副本)设置读出放大器的启动时序的方法。

但是，在使用这种虚拟存储单元等等的方法中，由于虚拟存储单元本身的工艺波动等，可能无法使读出放大器的启动时序达到最优。换言之，大多数情况下虚拟存储单元由与正本存储单元相同的工艺尺寸形成，所述正本存储单元以非常小的工艺尺寸形成；因此，易于发生这样的工艺波动。例如，当工艺波动发生在多个耦合至虚设位线的虚拟存储单元中时，驱动所述虚设位线的时序对于各个虚拟存储单元是不同的。因此，这可能会出现读出放大器的启动时序太早或太晚的情况。

本发明根据上述情况做出，并且本发明的一个目的为使装配有存储器的半导体器件中的操作时序的变化减少。通过本发明的说明书以及附图的描述，上述目的和其他目的以及新特征将变得清晰。

下面简要地解释本申请公开的发明中典型实施方式的概况。

根据本发明的半导体器件包括：沿第一方向延伸的多个字线；沿与第一方向相交的第二方向延伸的多个位线；以及布置在所述字线与所述位线相交处的多个存储单元，所述多个存储单元配置有包括第一MIS晶体管在内的电路。

根据本发明的半导体器件还包括：读出放大器电路，所述读出放大器电路能够响应于使能信号，通过所述多个位线中的一个位线将读取自所述多个存储单元中的一个存储单元的信号放大；控制电路，所述控制电路能够响应于所述多个存储单元的存取指令产生第一信号；以及，时序调整电路，所述时序调整电路能够接收输入的第一信号，并通过延迟所述第一信号来产生作为所述使能信号来源的第二信号。

所述时序调整电路包括：第一布线，所述第一布线与所述多个位线并排布置并且形成至少一个双向布线，并且所述第一布线能够在一端接收传输的第一信号且输出来自另一端的第二信号；以及负载电路，所述负载电路包括多个耦合至所述第一布线的第二MIS晶体管。

所述第一布线包括用作向外布线的第一虚设位线和用作返向布线的第二虚设位线，并且所述多个第二MIS晶体管分别设置有第一虚设位线和第二虚设位线。

下面简要地解释本申请公开的本发明典型实施方式获得的效果。换言之，在设置有存储器的半导体器件中，使操作时序的变化减少是可能的。

附图说明

图1为简要图示根据本发明实施方式1的包含于半导体器件中的存储器的配置实例的框图；

图2为图1所示的存储器中各存储单元的配置实例的电路图；

图3为简要图示图1所示存储器的操作实例的波形图；

图4为图示根据本发明实施方式1的整个半导体器件的概要结构实例的框图；